重庆大学数电复试资料过程稿.pptVIP

8.1.2 二进制计数器 1．异步二进制加法计数器(1)电路组成 由３个下降沿触发的JK触发器组成，CP作计数脉冲输入，触发器的输出端组合成3位二进制数Q2Q1Q0，记忆对脉冲的计数值。 2．异步二进制减法计数器(1)电路组成 由３个下降沿触发的D触发器组成，CP作计数脉冲输入，触发器的输出端组合成3位二进制数Q2Q1Q0，记忆对脉冲的计数值。 8.2 顺序脉冲发生器 8.3 寄存器 状态方程： 输出方程： 状态图： （1）有效状态：0000--1001 （2）无效状态：1010--1111 计数器可以自启动 2．集成同步二-十进制计数器 （1）74160 的功能 ①清零功能：R=0，触发器全部清零，与CP无关，作用的优先级别最高。在其他功能时，R=1。 ②置数功能： 当LD=0时，CP的上升沿使 当LD=1时，CP的上升沿使 如果S1S2=0,则Ti=0, 保持功能。 ③计数和保持功能： 如果S1S2=1, 电路组成同步二-十进制计数器，对CP脉冲做加法计数。 74LS160的功能表 保持 Q0 Q1 Q2 Q3 ╳ ╳ ╳ ╳ ↑ 0 1 1 计数 进位 同步二-十进制 加法计数 ╳ ╳ ╳ ╳ ↑ 1 1 1 置数 D0 D1 D2 D3 D0 D1 D2 D3 ↑ ╳ 0 1 清零 0 0 0 0 0 ╳ ╳ ╳ ╳ ╳ ╳ ╳ 0 说明 C Q0 Q1 Q2 Q3 D0 D1 D2 D3 CP S1S2 LD R （2）74160的位数扩展 74160的位数扩展与74161相同：并行扩展和串行扩展。 CP的↑使个位74160计数，第9个↑使个位74160的进位为1；第10个↑使十位74160加1计数，同时，个位74160的进位回0； 设计数器初值为0，则74161的进位输出为0。 每10个使十位74160加1计数。实现同步2位十进制加法计数。 并行扩展 8.1.4 用集成计数器设计N进制计数器 1．用集成计数器设计N进制计数器的原理 设集成计数器具有M个有效状态，可组成N进制计数器。 条件是： M≥N 反馈状态：Sk+N-1，回归状态：Sk。 反馈：强制计数器从状态Sk+N-1回归到状态Sk。 有效状态数为：（k+N-1）-k+1=N，形成N进制计数器。 反馈方式：利用集成计数器的复位R、置数LD和置位S输入端。 以74LS161为例说明设计方法。 74LS161是4位二进制加法计数器，M=16。 状态编码采用自然二进制码，即S0、S1、…、SM-1的状态编码是0000、0001、…、1111。 反馈方式：利用集成计数器的置数LD、复位R输入端。 2．用置数端LD设计N进制计数器 思路：用回归状态的编码值作数据输入（D3D2D1D0= Sk），用反馈状态（Sk+N-1）控制置数端LD；当计数器在反馈状态时LD=0(低电平有效)，计数脉冲的有效沿将回归状态（Sk）置入计数器。 k=0时，LD与状态的关系 无关项 ╳ SN、…、SM-1 反馈有效 0 SN-1 计数 1 S0、…、SN-2 说明 LD 状态 k=M-N时，LD与状态的关系 反馈有效 0 SM-1 计数 1 SM-N、…、SM-2 无关项 ╳ S0、…、SM-N-1 说明 LD 状态 2．用置数端LD设计N进制计数器 k=0时，LD与状态的关系 无关项 ╳ S12、…、S15 反馈有效 0 S11 计数 1 S0、…、S10 说明 LD 状态 例8.1 试用74LS161设计一个12进制计数器，使用置数端。 回归状态：Sk = S0 = D3D2D1D0=0000 反馈状态：Sk+N-1 =S12-1 =1011 ； 解法一：选择 k=0 对应于反馈状态为1的状态位之积的反！ 2．用置数端LD设计N进制计数器 例8.1 试用74LS161设计一个12进制计数器，使用置数端。 回归状态：Sk = S0 = D3D2D1D0=0000 反馈状态：Sk+N-1 =S12-1 =1011 ； 解法一：选择 k=0 对应于反馈状态为1的状态位之积的反！ k=0时，LD与状态的关系 无关项 ╳ S12、…、S15 反馈有效 0 S11 计数 1 S0、…、S10 说明 LD 状态 推广：对于自然二进制编码的集成计数器，k=0情况下LD的反馈表达式求取步骤： ①将N-1转换为自然二进制数； ②取二进制数为1的状态位之积的反。 2．用置数端LD设计N进制计数器 例8.1 试用74LS161设计一个12进制计数器，使用置数端。 回归状态