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* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 总线信号跨时钟域 直接使用同步器会带来问题 正确方法 保持寄存器加握手信号 异步fifo设计 以上两种方法都要使用同步器 保持寄存器和握手 部分握手 全握手 缺点：延迟比较多 保持寄存器和握手 FIFO 同步FIFO：写时钟和读时钟为同一个时钟 异步FIFO：写时钟和读时钟为独立时钟 跨时钟域的数据信号需要用到异步FIFO，隔离时钟域，匹配读写速度 FIFO写满和读空标志的产生 读写指针比较产生 同步FIFO直接把读写时钟比较或运算产生 异步FIFO由于读写指针不同时钟域，比较前指针必须同步化 由于二进制的指针会出现多位同时跳变，直接由同步器进行同步化会有问题 异步FIFO设计 根据full和empty产生方法分为： Binary Code 结合保持握手 二进制寻址，二进制同步化后比较产生空满标志 Gray Code结合同步器 二进制寻址，Gray码同步化后，比较产生空满标志 Gray码寻址，Gray码同步化后，比较产生空满标志 1.Binary Code 结合保持握手 保持寄存器保持的是二进制的读\写指针 2.Gray Code结合同步器 Gray码寻址，Gray码同步化后，比较产生空满标志 二进制寻址，Gray码同步化后，比较产生空满标志 空满标志的产生 跨时钟域处理实例 通用黑白平台CPU接口（45Mhz－ 60Mhz） 通用黑白平台DSP和DSC的接口（60Mhz－100Mhz） 总结 多时钟域设计不可避免 减少亚稳态的风险 工具不能保证，只能靠设计来保证 同步化技术的选用要结合具体的情况 同步器 保持和握手 异步FIFO Thanks！ * * * * * * * * * * * 主要内容 局部同步设计概念 跨时钟域的问题 亚稳态（metastability） 同步失败（synchronize failure） 同步化 同步器（synchronizer） 保持寄存器和握手（hold and handshake） 异步FIFO设计(asynchronous FIFO) 为什么讨论多时钟域设计 全同步设计（totally synchronous） 一个时钟 全异步设计（totally asynchronous） 没有时钟 全局异步,局部同步设计（globally asynchronous，locally synchronous） 多个独立时钟域，同一时钟域内同步 这是我们关心的多时钟域设计 不可避免,单一时钟不能满足设计的需求 亚稳态 什么是亚稳态 引起亚稳态的原因 亚稳态对系统可靠性的危害 如何评估其危害－MTBF 如何减少亚稳态的风险 什么是亚稳态 从事多时钟设计的第一步是要理解信号稳定性问题。当一个信号跨越某个时钟域时，对新时钟域的电路来说它就是一个异步信号。接收该信号的电路需要对其进行同步。同步可以防止第一级存储单元（触发器）的亚稳态在新的时钟域里传播蔓延。 　　亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 亚稳态最终收敛于0或1或者振荡 引起亚稳态的原因 在数据跳变期间采样 建立或保持时间不满足 跨时钟域的信号和同步时钟之间的关系不能确定 单一时钟域内工具确保建立保持时间，不出现亚稳态 从tsu ,th和tco的角度看亚稳态 亚稳态对系统可靠性的危害 同步失败（Synchronize Failure） 系统失败（System Failure） 按概率出现；发生概率可能达到可靠性要求无法接受的程度。 如何减少亚稳态的风险 单一时钟域内信号 工具检查每个触发器的建立保持时间，确保其不出现亚稳态 跨时钟域的信号 没有工具可以保证其可靠性； 静态时序分析其应该设置false path 约束； 只能靠逻辑设计来保证：同步化技术。 同步化技术 根据跨时钟域信号的特点来选择同步化方法： 同步器－－控制信号 保持寄存器和握手－－地址或数据总线信号 异步FIFO设计－－数据总线信号 同步器（two-stage of flip-flops） 为什么使用两级寄存器（接收时钟域） 是一级寄存概率平方，两级并不能完全消除亚稳态危害，但是提高了可靠性，减少其发生的概率 一级概率很大，三级改善不大 同步器延迟－1或2个接收时钟 同步器分类 电平同步器 边沿检测同步器 脉冲同步器 基本同步器－电平同步器