东南大学自动化数字频率计实验报告.doc

东南大学自动化学院 《数字系统课程设计》 设计报告 项目名称： 基于FPGA的简易数字频率 专 业： 自动化 实 验 室： 金智楼416 组 别： 同组人员： 设计时间： 2017 年 9 月 14 日 —— 2017 年 9 月15 日 评定成绩： 审阅教师： 目 录 一．设计目的………………………………………………………3 二．设计方案及论证………………………………………………3 三. 模块设计和仿真………………………………………………5 四．顶层文件和实验结果……………………………………… 23 五．总结………………………………………………………… 27 设计目的 通过fpga制作简易的数字频率计，可以在实验箱上测量输入信号的频率，并显示在四位数码管上，通过对小数点的改变实现不同的量程的频率的计算，通过反馈获取是否要换量程的信号对量程进行转换，从而设计出一个可以自动切换量程的简易数字频率计。 设计方案及论证 设计使用环境 本设计为简易的数字频率计，是基于实验室的FGPA实验箱实现的，主要用于测量方波的频率，通过quartus软件编写Verilog HDL 构建电路，并将电路烧入FPGA芯片上，将计算得到的频率值通过四位数码管输出。 设计任务分析 测量频率：简而言之就是测量一个信号在一定的时间内的周期数周期的个数通过测量上升沿的个数来确定。上升沿的个数除以时间便是频率。设在一次预置门控时间Tg内对被测信号计数值为Nx，则 fx＝ Nx ／ Tg。门控时间通过对实验箱上的晶振信号分频所得。 量程切换：频率计共有三个档位，单位为khz。第一档采用的计数时长为1s，最大计数值为9999，所以第一档能够测量的频率的范围便是0.000-9.999khz。同理，第二档的计数时长为0.1s，测量的范围为0.00-99.99khz，第三档计数时长为0.01s，测量的范围为0.0-999.9khz。当每次计数结束时，判断是否溢出或者欠量程，若需要换量程则输出一个换量程的信号反馈给前方选择档位的数据选择器模块，根据当前的量程和换量程的类型改变量程 计数：由于数码管显示四位数，所以计数模块就设置四个级联在一起的模十计数器，每个计数器设置一个进位信号作为下一级的计数信号，其中最低位的计数器的计数信号是待测信号输入，最高位的进位信号作为溢出信号。 数据记忆：实现数据不是实时刷新，只需要对数据进行锁存即可，每次计数完成是锁存再显示 数码管显示：数码管负责输出对待测信号的计数值，根据量程的不同，在显示这三种不同的量程的时候只需要改变小数点的位置即可。首先需要获取数字0-9 对应的段码表，同时要区分是否带小数点，将计数器锁存的数字对照段码表输出 到数码管中即可。 发光二极管显示量程：选择档位的模块采用的是数据选择器，通过读取数据选择器的选通信号，用两位的选通信号译码来控制三个led等的量或者灭。 测量控制原理 测量控制主要是要控制计数器的计数时间，控制计数完成后清零和锁存，控制量程改变的判定和数码管的输出的时间。为了使这些事件能够有顺序的触发，我对使用晶振分频得到的1s，0.1s和0.01s进行操作，产生了三个控制信号如下图所示 图1 Clk：输入由晶振分频产生的.1s，.01s的信号 Count_clr ：上升沿清零 Load：锁存器锁存 En：En高电平开启计数器，开始计数，低电平关闭计数器。 顶层文件框图和说明 图 2 图 3 时钟信号首先经过分频产生了1hz，10hz和100hz的时钟信号，输入到选择闸门中 选择闸门通过量程控制器传过来的量程信号选择其中一个时钟信号作为输出，控制信号产生模块接收从选择闸门中传来的时钟信号，并产生三个和该时钟相关的控制信号En， Load，Clr，分别用来控制下面的其他模块。En高电平，计数器开启对被测信号的计数， En变成低电平时关闭计数器，同时用Load上升沿触发锁存，将数据锁存入锁存器。锁存器连接编码器，将锁存的数字转换成段码输出。Clr上升沿时，对计数器进行清零操作，同时量程控制器判断本次的测量值有无溢出或者欠量程，并将新的量程信息输入到闸门选择器中。周而复始，不断的计数，锁存，判断，显示。 三. 模块设计和仿真 1.分频器 图 4 模块功能：实现分频产生如上所示的三种不同频率的时钟 端口说明: Clk： 实验箱上2mhz时钟输入 C