毕业论文 数字频率计设计.doc

摘 要 本文介绍了使用VHDL开发FPGA的一般流程，重点介绍了频率计的基本原理和相应的测量方案，最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（100MHz）下正常工作。该设计的频率计能准确的测量频率在1Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan-II上取得良好测试效果。 关键词：FPGA，VHDL，ISE，自顶向下。 Abstract This paper, introducing a general process to develop FPGA product with VHDL, focuses on the basic principle and measurement scheme of digital cymometer. A scheme achieved by FPGA is adopted. In this design plan, we use a popular hardware description language-VHDL and finish the program on the development platform ISE. The final production can measure the signal’s frequency between 1Hz and 100MHz. This system uses the simulation tool-ModelSim to run and debug the VHDL program, and design the circuit placement. A good result can be achieved when the program was burnt on the chip Spartan-II. Keywords: FPGA, VHDL, ISE, Top-down。 目 录 第一章 引言 1 第二章 基于FPGA的VHDL设计流程 2 2.1 概述 2 2.2 VHDL语言介绍 2 2.2.1 VHDL的特点 3 2.2.2 基于VHDL的自顶向下设计方法 4 2.3 FPGA开发介绍 5 2.3.1 FPGA简介 5 2.3.2 FPGA设计流程 6 2.3.3 Spartan-II芯片简介 7 第三章 数字频率计的软件开发环境 13 3.1 开发环境 13 3.2 ModelSim介绍 13 3.2.1 ISE环境中ModelSim的使用 13 3.3 ISE介绍 15 3.3.1 建立项目工程 16 3.3.2 行为仿真 17 3.3.3 建立顶层原理图 19 3.3.4 综合 22 3.3.5 布局布线 24 3.3.6 下载及硬件仿真 24 第四章 数字频率计的设计与实现 26 4.1 任务要求 26 4.2 测量原理 27 4.2.1 频率或时间的原始基准 27 4.2.2 电子计数器测频方法 28 4.2.3 误差分析 29 4.2.4 测量周期的必要性和基本原理 32 4.2.5 等精度测量 35 4.3 原理框图 37 4.4 各模块的功能及实现 37 4.4.1 分频器 37 4.4.2 闸门选择器 40 4.4.3 测频控制器 42 4.4.4 频率计数器 44 4.4.5 锁存器 46 4.4.6 扫描显示控制译码系统 47 4.5 顶层原理图 51 4.6 分配引脚和下载实现 52 4.7 测试结果 52 第五章 结论 53 参考文献 54 致 谢 55 附 录 56 附录1. 计数器级联程序 56 附录2. 锁存器源程序 57 附录3. 顶层原理图 59 附录4. 计数器的级联图 60 外文资料原文 61 翻译文稿 64 第一章 引言 在电子技术领域内，频率是一个最基本的参数，频率与其它许多电参量的测量方案、测量结果都有十分密切的关系。如时间，速度等都涉及到或本身可转化为频率的测量。因此，频率的测量就显得更为重要。而且，目前在电子测量中，频率的测量精确度是最高的.现在市场上有各种多功能，高精度，高频率的数字频率计，但价格不菲。而在实际工程中，不是对所有信号的频率测量都要求达到非常高的精度。因此，本文提出了一种能满足一般测量精度要求，但成本低廉的数字频率计的设计方案。 本文主要任务是针对设计的要求，基于FPGA利用硬件描述语言VHDL完成数字频率计的设计，通过仿真，分析，综合并最终下载到FPGA里面去实现。除被测信号