基于FPGA的小数分频器设计.doc

第1章 本课题内容 1 课题目的 频率合成技术是现代通讯系统的重要组成部分，是对一个高精度和高稳定度的基准频率进行加、减、乘、除四则运算，产生具有同样稳定度和基准度的频率。分频器是数字逻辑电路设计中经常使用的一个基本电路。通常，整数分频可以很容易地用计数器或状态机来实现。但在某些场合下，时钟源与所需要的频率并不成整数关系，此时便需要采用小数分频器进行分频。 一般来说，小数分频电路可以分为半整数分频电路和非半整数分频电路两类。对于小数分频的FPGA设计，目前广泛采用的方法是双模前置小数分频，以及一种由双模前置小数分频改进而得到的小数分频——用一个半整数分频器和一个整数分频器代替双模前置小数分频中的两个整数分频器。虽然这两种方案输出时钟的占空比误差和抖动性能方面有所差别，但其工作原理却是一致的。双模前置小数分频器在理论上可以实现任意小数分频。但在实际的电路设计中，不可能真正实现任意小数分频。小数分频器的精度受控制计数器的影响，而控制计数器的设计会受硬件资源的限制，尽管FPGA有相当丰富的硬件资源。另外，基于FPGA实现的双模前置小数分频器在两个整数分频时钟之间的切换点上，有时候会出现毛刺，而时钟是不应该有毛刺存在的。此时，就要结合脉冲删除技术，设计出一种可以进行任意小数分频且不会出现毛刺的小数分频方案，并通过编程实现。本文利用VHDL硬件描述语言的设计方式，通过MAXPLUS II开发平台，使用Altera公司的FPGA器件，设计并实现了一种不同占空比的任意小数分频器。 2 小数分频的基本原理 假设时钟源的频率为f0 ，期望得到的频率为f1 ，则其分频比X为： X= （式1-1） 其中，X1。 若MXM+1,M为整数，则有 X=M+= （式1-2） 其中，N1和N2均为整数。当N1和N2取不同的正整数时，从可以得到任意一个小数，就可以从理论上实现任意小数分频比的分频。由于0，（ai =0，1），所以从工程的角度可以进一步构造出下列关系： = （式1-3） 式1-3有明确的物理意义，它的右边实际上是个多位累加器。例如，要把13MHz的时钟信号分频为8MHz的时钟信号，则==0.625，a1=1，a2=0，a3=1。显然，当分频比X为无限小数时，例如把13MHz的时钟信号分频为11MHz的时钟信号时，x=1，此时，尽管在理论上可以设计这样的多位累加器，但在实际电路中却是不可实现的。因此，实际所设计的小数分频器的分频比，有时候与实际期望得到的分频比存在一个微小的偏差；当分频器长时间工作，就会导致累计误差。 利用脉冲删除电路，有规律地删除时钟源中的一些脉冲，从而实现平均意义上的小数分频。在硬件电路的设计过程中，利用脉冲删除电路，就不会出现上述竞争冒险和毛刺的问题，而且可以很容易地用硬件实现任意小数分频。 吞脉冲原理：吞脉冲电路通过小数分频器实现吞食脉冲的功能。在脉冲传输信道上增加一个脉冲删除控制器，脉冲删除器在适当的时候吞掉一个脉冲，脉冲删除时机的选择受脉冲删除控制器的控制。 图1.1给出了脉冲删除电路原理。该电路主要由三部分组成：n倍频计数累加器、余数发生器和脉冲删除控制器。 图 1.1 脉 冲 删 除 原 理 电路工作原理：首先设置n倍频计数累加器的模m，在输入基频fr的作用下，每来一个基频脉冲fr ，n倍频计数累加器就加n。当计数值大于计数器的模m时，就产生一个删除脉冲，并传送给脉冲删除控制器。从而实现了脉冲删除。 设有一个5MHz时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5,因此整数分频器将不能胜任。 采用可变成逻辑器件实现分频系数为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲，就可以得到分频系数为2.5的小数分频器。采用类似的方法，可以设计分频系数为任意半整数的分频器。 小数分频的基本原理是：采用脉冲吞吐计数，设计两个不同的分频比的整数分频器，通过控制单位时间内两种分频比出现的不同次数，从而获得所需的小数分频值。例如，设计一个分频系数为8.7的分频器，可以将分频器设计成3次8分频，7次9分频，这样总的分频值为： 从这种实现方法的特点可以看出，由于分频器的分频值在不断改变，因此分频后得到的信号抖动大。 当分频系数为（N为整数）时，