专用集成电路设计方法讲义4_逻辑综合.ppt

专用集成电路设计方法第4部分 逻辑综合 2008-11-18 内容 逻辑综合概述 综合环境的设置 DC综合流程简介 时序分析基础 逻辑综合中的时序约束设计 DC的使用方式 定义：根据一个系统功能和性能的要求，在一个包含众多结构、功能、性能均为已知的逻辑元件的单元库的支持下，寻找一个逻辑网络结构的最佳实现方案的设计方法。 逻辑综合的基本步骤 (1) 三个步骤： 翻译 (Translation) 优化 (Optimization) 映射 (Mapping) 逻辑综合的基本步骤 (2) 翻译 (Translation) 把电路的HDL描述转化为与工艺无关的功能块组成的逻辑电路的过程 读入电路的RTL级描述，将语言翻译成每条语句所对应的功能块以及功能块之间的拓扑结构 这一过程的结果是在综合器内部生成电路的布尔函数的表达式，不做任何的逻辑重组和优化 逻辑综合的基本步骤 (3) 优化 (Optimization) 基于所施加的一定时序和面积的约束条件，综合器按照一定的算法对转译结果作逻辑重组和优化。 映射 (Mapping) 根据所施加的一定的时序和面积的约束条件，综合器从目标工艺库中有哪些信誉好的足球投注网站符合条件的单元来构成实际电路 这时得到的电路包含了具体的制造工艺参数。 综合工具 FPGA综合 Synplicity: Synplify, Amplify, Certify Mentor Graphics: LeonardoSpectrum Synopsys: FPGA Express, FPGA Compiler Xilinx: XST ASIC综合 Synopsys: Design Compiler Design Compiler的综合过程 RTL design entry Environment constraints Design and clock constraints Compile design into mapped gates Optimize design Analyze the synthesis results and debug potential problems Report constraints Save design netlist 综合技术带来的好处 设计师可以采用更高层次的设计方法 由于逻辑综合工具的使用，高层次的设计可以很快地转换为门级电路设计 逻辑综合技术使与工艺无关的设计成为可能 综合工具可以按照约束设置对设计进行自动优化，要得到有不同性能指标的结果，有时候仅仅需要修改综合时的约束设置 对工程师的要求 尽管逻辑综合为数字设计带来了显而易见的好处，使设计者再也不用去手工“搭建”自己的产品，但并不等于设计者可以对电路的具体实现毫不关心。 为了综合出满足规格定义的产品，工程师在进行代码编写时必须考虑代码的可综合性，良好的代码风格可以得到性能更好的设计。 逻辑综合本身就是一个复杂的过程，环境和约束的设定、测试和时序问题的分析和解决都需要设计工程师具有专门的知识和技能。 内容 逻辑综合概述 综合环境的设置 DC综合流程简介 时序分析基础 逻辑综合中的时序约束设计 DC的使用方式 启动文件 Synopsys DC需要一个启动文件来定义工艺库的路径和其他用于逻辑综合的参数 文件名必须为“.synopsys_dc.setup”，通过向相关环境变量赋值，定义技术库的位置及参数 DC在启动时，按下列顺序读入启动文件 Synopsys installation directory (用于存放Synopsys技术独立库及保存一些公共变量，不包含设计相关的数据) Users home director (保存一些对单个用户有效的变量) Project working directory (保存与当前设计直接相关的变量) 按以上顺序依次读取setup文件，最后一个读取的setup文件将覆盖前面读取的setup文件 工艺库 工艺库：生产线所提供的全部标准器件模型 由于不同生产线的加工环境不同，各种标准器件（如与非门、或非门等）的工业参数会有差异，因此，每个生产线都必须向市场提供自己的库。换句话说，设计单位准备在哪条生产线上投片就必须使用该生产线的库进行综合。不同工艺线的工艺技术是不同的，如0.25微米技术和0.13微米技术，因此即使同一个工厂的不同工艺线使用的工艺库也是完全不同的。 启动文件必须定义与工艺库相关的变量 search_path: 有哪些信誉好的足球投注网站路径，指明库文件的位置 target_library: 目标库 link_ library: 链接库 symbol_library: 符号库（显示电路图，用于标识器件、单元） 目标库 (Target library) 目标库：将RTL级的HDL映射到门级时所需要的标准单元综合库，