原理图法设计的4位全加器.doc

原理图法设计的4位全加器 05电信2班 36号 欧林萌 一. 在四位全加器的设计过程中，采用分层设计的方法。我首先设计了1位全加器，在设计完成之后，使之作为底层模块，利用已设计的1位全加器组成四位全加器，从而实现四位全加器的设计。 1. 1位全加器的设计步骤 (1) 画电路布线图。1位全加器的原理图如图1-1所示。 （2）添加输入，输出器件。在prim库中找到输入，输出器件（也可在Symbol Name对话框中直接输入器件的名称。我设输入端为C1,A,B输出端为S,C0。 图1-1 一位全加器原理图 （3）存盘编译。点击File\Priject\SaveCheck选项，弹出的对话框输入文件名ou.gdf，点击ok,.弹出图1-2. 图1-2 1位全加器仿真结果图 二.利用以设计的1位全加器组成四位全加器 1．(1)将1位全加器电路创建为工程。设文件名为ou.点击Entre Symbol 对话框Symbol File窗口中双击模块名ou，则在新建的图形编辑区会有1位全加器的模块名出现。用同样的方法选择4个全加器模块，图形如图2-1，完成4位全加器的电路设计。编译后存盘，起文件名ou1，点击File\Creat Default Symbol,将电路创建成四位全加器的工程文件。 图2-1 组成4位全加器的器件图 图2-2 四位全加器原理图 图2-3 四位全加器的工程文件 (2)存盘编译。点击File\Priject\SaveCheck选项，弹出的对话框输入文件名ou.gdf，点击ok,.弹出图2-3. 图2-4 四位全加器工程编译结果 2．波形仿真 波形界面的进入 打开下拉菜单MAX+PLUSII，单击Wavefrom Editor选型，弹出波形编辑界面，，在该界面所对应的菜单下，打开Node，单击Enter Node SnF….，将会弹出输入、输出，内部节点选择对话框，如图2-5示。点击List对话框，在Available Nodes 对话框中选择输入、输出管脚，及所需要的节点，点击ok。 图2-5 输入输出端口图 在仿真界面下，点击菜单File下的End Time菜单；在弹出的对话框对话框中添加仿真结束时间1us。 （2）4位全加器编译结果的输出 管脚设定完成后，打开File，选择Project下Save,Compile Simulate选项，得到仿真结果。 图2-2 四进制全加器的工程编译结果 图2-3 仿真波形输出图 3.时序分析 时序分析是从时间的角度来对系统进行验证，或者说从时间的角度评估系统性能。利用时序分析可以分析系统的工作速度。 打开时序分析器。 设置源节点和木笔和目标节点。 打开Options菜单栏中的Cut Off I/O Pin Feedback选项，进行时序分析是双向时双向I/O管脚只作为源节点或目标节点。 单击延时矩阵分析窗口中的Start按钮开始时序分析。时序分析结果图。如图3-1 图3-1 4位全加器时序分析结果 4.底层编辑 Max+plusII的底层编辑采用管脚与实际器件的管脚意义对应，因此只需用鼠标简单的拖放即可完成对I/O口管脚的编辑任务。 1.器件的指定 器件的指定既可在编译前进行，也可在编译后进行。点击Assign\Device选项，在Device Family框中可选家族中的一类。 2.管脚分配 完成器件选择后，就可以进行管脚分配。单击菜单MAX+PlussII\Floodplain Editor 选项，弹出管脚分配图，选择分配管脚。如图3-2 图3-2 管脚分配 因为没有相关器件，无法进行编程下载，图形如上图 可编程逻辑器件的发展及其应用前景 【关键词】可编程逻辑器件,VHDL语言,电气传动【摘要】介绍了大规模可编程逻辑器件的分类、特点、设计应用和开发现状，综合分析了它在电气传动领域中的应用，并说明用于开发该器件的VHDL语言的特点，指出了可编程逻辑器件在电气传动中的应用趋势。 　 2? 大规模可编程逻辑器件的分类及其特点? ??? 可编程逻辑器件的发展已经经历了几十年，以往由于其内部拥有的资源太小，并未引起轰动 ，然而近几年随着芯片制造技术的发展，可编程逻辑芯片已从原来的十几门逻辑发展到万门 、几十万门、甚至百万门，其应用面变得越来越广泛，目前已广泛应用于通讯、电了、电力 、军事、仪器仪表、影视等各个高科技研发领域和产品中。目前，超大规模可编程逻辑器件 主要分为两大类：复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)。 CPLD内部结构与以往简单的PLD器件(如PAL或GAL)类似，只是容量比PLD高，一般采用EPROM 、EEPROM或FLASH结构，其内部逻辑块大，特别适合控制逻辑、译码逻辑、时序逻辑的应用 。FPGA的内部结构与CPLD截然不同，它