第11讲+基本逻辑门的版图.ppt

第11讲 基本逻辑门的版图 标准单元版图布局 多个标准单元的排放方法 版图1 版图2 标准单元库中的版图 闩锁效应 闩锁现象产生的原因 防闩锁措施 减小RW1和RS2. 方法:RW1是N阱到VDD之间的寄生电阻,使N阱就近与 VDD连接并多打接触孔可以减少该电阻. RS2是衬底到GND之间的寄生电阻,应使每个NMOS管的衬底与GND良好连接. 减小漏区面积,使C1和C2减小. 以上措施在标准单元版图中已经得到体现. 工艺方面的措施 适当增加衬底和阱的掺杂浓度,有利于减小寄生电阻. 高压大电流反相器版图 金属导线宽度 电流运载极限 当金属导线上的电流过大时会引起电迁移现象,导致导线尺寸变化,某些地方阻值改变,最终导致失效. 极限: 1-2mA/um. 压降问题 由于导线存在电阻,在有电流时,末端电压下降. 接触电阻 串扰和地位线上跳 电源电压下降和地线电压上跳 电源及地线电压跳动的例子 版图措施 电源线\地线呈网格状 CMOS逻辑门 与非门 与非门中的MOS管尺寸设计 设计原则 使与非门具有不低于同规格反相器的驱动能力.即在任何输入组合下,输出电阻小于等于同规格的反相器. 例:单位规格2输入和3输入与非门 输入端数目问题 串联晶体管的延迟 多个MOS管串联后的延迟 逻辑门输入端个数限制 一般在4个以下.超过4个输入端,速度明显下降,不如使用两级或3级逻辑门快. 或非门 逻辑关系 2输入和3输入或非门的尺寸 3输入与非门版图 串联MOS管和并联MOS管版图 3输入或非门版图 * * 反相器结构的寄生元件 如果反相器跳变很快,会有正脉冲通过C2使Q2导通,产生流过RW1和RW2的电流.该电流导致Q1济济电位下降使,Q1导通. Q1导通后将有电流流过RS2,进一步使Q2导通,最终造成Q1,Q2完全导通,产生从电源到地的电流. 在P管和N管之间增加保护环.目的也减小寄生电阻. 这种版图设计的代价是使面积增加,一般只用于IO-PAD附近有较大电流的大尺寸管子或高压管. 每个接触孔或通孔的接触电阻约10欧姆，多打孔可减小接触电阻。 设计规则规定了接触孔的尺寸，不能大，也不能小。 两条平行导线之间有较大寄生电容,一条导线电压跳变会在另一条上偶合出信号.版图设计时要避免长平行线,并适当增加间距. 假设金属方块电阻为0.1欧姆/方块,实际电路处的VDD和地线电压为多少? 导线很长时,电源电压和地线电位变化不容忽视.在VDD本身较低时,更为严重.数字电路瞬时电流较大,电源和地线波动比较大. 口诀:有0出1,全1出0. 结构:上并下串. N管使用单位晶体管的无偏斜反相器称为单位反相器.N管为单位晶体管宽度2倍的无偏斜反相器为2倍规格反相器. 要保证串联MOS管的导通电阻不大于反相器中的MOS管导通电阻，必须增加尺寸（宽度）。 注意：任意两个MOS管中间存在寄生电容，大小与栅电容基本相同。 根据电路理论，这种传输线结构的延迟为 串联NOS管的延迟与串联个数的平方成正比！ 当N比较小时（2,3），可以按线性近似，但N大于4时，平方关系变得明显。 逻辑关系：有1就出0 结构：上串下并。 注意其中串联MOS管和并联MOS管的画法。 *