Verilog及FPGA学习考试必备经典程序(五).pdf

目录 1. 非流水线方式 8 位全加器 2 2. 4 级流水方式的 8 位全加器2 3. 两个加法器和一个选择器的实现方式4 4. 两个选择器和一个加法器的实现方式4 5. 状态机设计的例子 5 6. 自动转换量程频率计控制器6 7. 8 位全加器 9 8. 8 位寄存器 9 9. 累加器顶层连接文本描述 10 10. 用`include 描述的累加器 10 11. 阻塞赋值方式描述的移位寄存器 1 11 12. 阻塞赋值方式描述的移位寄存器 2 11 13. 阻塞赋值方式描述的移位寄存器 3 12 14. 非阻塞赋值方式描述的移位寄存器 12 15. 长帧同步时钟的产生 12 16. 引入了 D 触发器的长帧同步时钟的产生 13 17. 数字跑表 14 18. 4 位数字频率计控制模块 16 19. 4 位数字频率计计数子模块 17 20. 频率计锁存器模块 17 21. 交通灯控制器 18 22. “梁祝”乐曲演奏电路21 23. 自动售饮料机26 1 1. 非流水线方式8 位全加器 module adder8(cout,sum,ina,inb,cin,clk); output[7:0] sum; output cout; input[7:0] ina,inb; input cin,clk; reg[7:0] tempa,tempb,sum; reg cout; reg tempc; always @(posedge clk) begin tempa=ina; tempb=inb; tempc=cin; //输入数据锁存 end always @(posedge clk) begin {cout,sum}=tempa+tempb+tempc; end endmodule 2. 4 级流水方式的 8 位全加器 module pipeline(cout,sum,ina,inb,cin,clk); output[7:0] sum; output cout; input[7:0] ina,inb; input cin,clk; reg[7:0] tempa,tempb,sum; reg tempci,firstco,secondco,thirdco,cout; reg[1:0] firsts,thirda,thirdb; 2 reg[3:0] seconda,secondb,seconds; reg[5:0] firsta,firstb,thirds; always @(posedge clk) begin tempa=ina; tempb=inb; tempci=cin; //输入数据缓存 end always @(posedge clk) begin {firstco,firsts}=tempa[1:0]+tempb[1:0]+tempci; //第一级加（低 2 位） firsta=tempa[7:2]; //未参加计算的数据缓存 firstb=tempb[7:2]; end always @(posedge clk) begin {secondco,seconds}={firsta[1:0]+firstb[1:0]+firstco,firsts}; //第二级加（第 2、3 位相加） seconda=firsta[5:2]; //