VLSI_Ch8_高速CMOS逻辑电路设计_2016_update.pdf

下载文档 降价啦

3
0
约4.8万字
约 50页
2017-12-11 发布于浙江
举报
版权申诉
保障服务

VLSI_Ch8_高速CMOS逻辑电路设计_2016_update.pdf

1、本文档共50页，可阅读全部内容。
2、有哪些信誉好的足球投注网站（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。

VLSI_Ch8_高速CMOS逻辑电路设计_2016_update

第8章高速CMOS逻辑电路设计本章概要  门延时的估计  驱动大电容负载  逻辑努力 2/50 8.1 门延时的估计任意逻辑门的延时 CFET是输出节点对地的本级电容设计者的任务：选择合适的逻辑链，确定每个晶体管的宽长比，以满足规定的延时及芯片面积要求。 3/50 8.1 门延时的估计晶体管参数放大的影响单位FET n 2 I Dp (VDD VM |VTp |) W W 2       m   L L  m  u R R u m 放大m倍 m C mC Gm Gu C mC Dm Du C mC Sm Su 4/50 8.1 门延时的估计反相器单位反相器放大m倍 t t  C r r 0 pu L  t t  C f f 0 nu L if L L ,W W p min n min p min n min C 2C C in u min