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DDR2 controller的参数设置 Memory setting: Output clock pairs: 差分时钟CK、CK#的对数，这里为1对，被两片当ddr2公用 Total Memory chip selects: 片选信号CS的个数，这里为1个，被两片ddr2公用 Total Memory interface DQ width: DQ信号的总数，这里为32 Memory burst length: 突发读取长度，ddr2 HPC支持4、8两种，这里选择4。需要注意的是，如果选择为半速接口，本地的突发长度是接口处得四分之一，如果是全速接口，本地的突发长度是接口处的二分之一。 Memory burst ordering:支持sequential和interleaved（交叉）两种，这里选择sequential。 Enable the DLL in the memory devices： Memory drive strength setting: Memory on-die termination(ODT) setting: handbook的glossory中的解释是A memory vendor device feature equivalent to Altera’s OCT.它是为了信号完整性在ddr2 SDRAM内建的终端匹配电阻，典型值有75、150、50om，查阅ddr2 SDRAM手册，这个值是由EMR（Extended Mode Register）命令确定的，并且该值要与FPGA的OCT相等。这里选择50om，详细内容参考我找到的资料ODT function on DDR2 SDRAM。 Memory CAS latency setting: handbook中的定义是Sets the delay in clock cycles from the read command to the first output data from the memory.它也是与DDR2 SDRAM器件有关的参数，简称CL，它是由DDR2 SDRAM的模式寄存器中的被编程的值决定的，这里设为4。 Memory Additive CAS latency setting：是DDR2 SDRAM的有一个与CL有关的值，简称AL，这里禁用了。 Memory vendor：DDR2 SDRAM的生产厂商，这里为Micron。 Memory format：这里选择离散原件，还有一种是DIMM。 Maximum memory frequency: DDR2 SDRAM的最大速率，这里只的是时钟的频率，查阅器件手册，数据速率为533MHZ，那么时钟频率取一半即267MHZ。 Colum address width，Row address width，Bank address width：这三个参数都可以查阅器件手册得到。 Chip selects per DIMM：因为是Discrete divice这里不管它。 DQ bits per DQS bit：将DQ进行分组，每8个一组被1个DQS驱动，所以设为8。32位的接口就有4组。 Precharge address bit：查阅DDR2 SDRAM的书册，在对某一个bank或所有bank进行Precharge的时候，有地址选择，A0-A9选择row地址，A10如果为低，表示对某一bank进行Precharge，bank由bank0/1信号线确定，如果A10为高电平，表示对所有bank进行Precharge。所以这里设置为10. Drive DM pins from FPGA: DM is an input mask signal for write data.它要与DQ、DQS同步进行。这里选择Yes Memory initialization time at power-up(tINIT): Minimum memory initialization time. After reset, the controller does not issue any commands to the memory during this period.查阅器件手册的DDR2 Power-Up and Initialization部分，该值为200us。 Load mode register command period(tMRD)：Minimum load mode register command period. The controller waits for this period of time after issuing a load mode register command