DDR3的TESTBENCH verilog测试代码.doc

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2017-12-12 发布于河南
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DDR3的TESTBENCH verilog测试代码

/**************************************************************************************** * * File Name: tb.v * `timescale 1ps / 1ps module tb; `include ddr3_parameters.vh // ports reg rst_n; reg ck; wire ck_n = ~ck; reg cke; reg cs_n; reg ras_n; reg cas_n; reg we_n; reg [BA_BITS-1:0] ba; reg [ADDR_BITS-1:0] a; wire [DM_BITS-1:0] dm; wire [DQ_BITS-1:0] dq; wire [DQS_BITS-1:0] dqs; wire [DQS_BITS-1:0] dqs_n; wire [DQS_BITS-1:0] tdqs_n; wire odt; // mode registers reg [ADDR_BITS-1:0] mode_reg0; //Mode Register reg [ADDR_BITS-1:0] mode_reg1; //Extended Mode Register reg [ADDR_BITS-1:0] mode_reg2; //Extended Mode Register 2 wire [3:0] cl = {mode_reg0[2], mode_reg0[6:4]} + 4; //CAS Latency wire bo = mode_reg0[3]; //Burst Order reg [3:0] bl; //Burst Length wire [3:0] cwl = mode_reg2[5:3] + 5; //CAS Write Latency wire [3:0] al = (mode_reg1[4:3] === 2b00) ? 4h0 : cl - mode_reg1[4:3]; //Additive Latency wire [4:0] rl = cl + al; //Read Latency wire [4:0] wl = cwl + al; //Write Latency // dq transmit reg dq_en; reg [DM_BITS-1:0] dm_out; reg [DQ_BITS-1:0] dq_out; reg dqs_en; reg [DQS_BITS-1: