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从品质工程看RAM Bus之挑战 　作者：张忠朴 ? 1.台上的热闹 ? 　　3/6 TPCA在扬升高尔夫球场，举办了第三届技术研讨会，其中第二个主题因为介绍RAM Bus Board的规格与技术，因此吸引了大批人潮，造成全场爆满。 　　当天主讲者Intel总公司的Mr. Pete Muller提到几个重点： ? 在超高速率（400MHz）的PC上，AC Timing将由现在的10ns降至1.25ns。 为了确保信号传输的品质，RDRAM的规格已率先改为28Ω。 受此冲击，Mother Board的阻抗规格也必须从现行的65Ω±15%降至28Ω±10%。 在这么严格的新规格下，PCB业界必需更重视下列关键特性： ? ──介电层厚度（最重要） ──线路宽度（相对次要） ──Prepreg的介电系数（重要） 除了PCB的设计与制造外，由于阻抗规格如此严格，因此，在测试方面就必须更讲究（这个想法的背景是在作精密量测时，都必须注意的GRR问题，有兴趣的朋友可以花时间研究GRR），所以Intel在专题报告中特别花了近一半的时间说明： ? ──TDR（Time Domain Reflection）的测试原理。 ──测试设备的选择（GRR的成败关键之一）。 ──Test Coupon的设计与原理（与TDR之要求要相一致）。 ──测试程序（亦会间接影响GRR）。 ──大量生产（HVM）时之测试方法。 从品质工程看RAM Bus之挑战　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　张忠朴　着 2.后台的门道 ? 　　听完Intel的专题报告总觉得有点美中不足，不知Intel是否太谨守作客之道，不好当面泼主人冷水，而避谈了一个既严肃而又严重的问题，那就是28Ω±10%的新规格其实是一个要人命的门槛，如果从Prepreg选用到压合这段关键制程没有澈底的大革命，那么量产时仅阻抗不良率此一单项缺点将可能暴增至15%以上，这绝非危言耸听，只要我们回到制程能力的基本面来思考一下，就可水落石出了。 Case1:现况（新规格采用前） ? 1.规格：65Ω±15%（＝65Ω±10Ω） 2.阻抗现况（假设值）：?=65?=3.3 3.现有制程能力：Ca=0 Cp=1.0101（注一） 4.图解： ? ? 5.结论：现有不良率：0.244%（指阻抗值此一单项而言） 　　当这家原本没有阻抗问题的PCB板厂面对新规格时　立刻会发生什么事情呢？我们就以Case2来作说明： Case2：新规格采用后 ? 1.规格：28Ω±10%（＝28Ω±2.8Ω） 2.阻抗现况（假设值）：=28?=1.4 3.新制程能力：Ca=0 Cp=0.6667（注二） 4.图解： ? ? ? 5.结论：阻抗不良率将增至4.55%（因为在新规格下只有±2的产品会落在规格上下限内，参考常态分配表含盖在±2内的机率仅为95.44%） 　　有人或许会认为不良率上升到4.55%不值得紧张，但是这其实只是一个十分理想的状况，因为在Case2中，我们先采用了Ca=0这个最理想的假设，所以才会有这么低的不良率，事实上在量产时Ca=0是天方夜谭的故事，因此，若我们再稍作仿真，看看真实的若偏离28Ω之后会发生怎样的结果？那么就会出现下表中的各种状况： ? ? 状况 1 2 3 4 5 6 7 28 27.5 27 26.5 26.5 26.5 26.5 1.4 1.4 1.4 1.4 1.2 1.0 0.8 Ca 0 -0.178 -0.357 -0.536 -0.536 -0.536 -0.536 Cp 0.67 0.67 0.67 0.67 0.777 0.933 1.167 不良率 4.55% 5.94% 10.26% 17.76% 13.95% 9.68% 5.21% 　　请您猜猜其中那一种状况与目前已制作Sample的一些厂商最接近呢？居然是3/4/5/6（视每一家控制变异的细腻程度而定），由此可见，我们除了要重视RAM Bus这个机会外，其实还需要更重视28Ω±10%这个新规格所带出的冲击，因为若无法有效提升制程能力，那么所增加的不良率就会吃掉所有单价的差异，甚至还有可能成为赔钱及赔上商誉的陷阱。 ? 从品质工程看RAM Bus之挑战　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　张忠朴　着 3.严酷的挑战 ? 　　Intel在专题报告中虽然没有如此明讲新规格对业者冲击的严重性，不过倒是很够意思的提供了三张回归分析图，这3张图分别是： ? 介电层厚度（H）与阻抗值回归分析图 内层线宽（W）与阻抗值回归分析图 Prepreg介电系数（εr）与阻抗值