数字集成电路_课件2.ppt

第二章 器件 2.1 二极管 2.2 MOS晶体管 2.3 MOS晶体管中的二级效应 2.1 二极管 零偏置的突变pn结 正向偏置 反向偏置 人工分析二极管模型 二极管的二级效应 二极管的SPICE模型 2.2 MOS晶体管 2.2 MOS晶体管 NMOS晶体管的结构和符号 PMOS晶体管的结构和符号 CMOS晶体管的结构 阈值电压 阈值电压 初始：G、D、S、B接地 VGS = 0：背靠背二极管 VGS增加 耗尽层 耗尽区宽度 单位面积空间电荷 强反型层 费米势 VSB=0时，耗尽区单位面积的固定电荷 VSB不为0时，耗尽区单位面积的电荷 阈值电压 阈值电压 例：计算一个多晶硅栅NMOS晶体管在零偏置（VSB=0）时的阈值电压VT0，其中，衬底掺杂浓度NA=3×1017cm-3，多晶硅栅掺杂浓度为ND=1020cm-3，栅氧化物厚度为tox=22?，氧化层交界面的单位面积固定电荷为Nox=2×1010cm-2。 体效应对阈值电压的影响 NMOS器件的电流-电压关系 线性区 线性区 电流-电压关系 饱和区 饱和区 电流-电压关系 电流饱和 沟道调制 长沟道器件的电流－电压关系 深亚微米器件的电流－电压关系 深亚微米器件的电流－电压关系 载流子的速度-电场曲线 400?K时载流子漂移的速度-电场关系 饱和速度 T=400?K时，电子和空穴的饱和速度 vsat=8×106cm/s 电子的临界电场 Ecn=6×104 V/cm 空穴的临界电场 Ecp=24×104 V/cm T=300?K时，电子和空穴的饱和速度 vsat≈107cm/s vsat与Ec之间的关系 短沟道器件的电流－电压关系 饱和电压 线性区 饱和区 PMOS与NMOS对比 由于速度饱和短沟道器件的饱和区范围更大 0.25μm CMOS工艺NMOS ID-VDS特性 0.25μm CMOS工艺NMOS ID-VGS特性 0.25μm CMOS工艺PMOS ID-VDS特性 亚阈值电流 晶体管工作区域小结 强反型 VGS ≥ VT 线性（阻性）VDS VDSAT 饱和（恒流）VDS ? VDSAT 弱反型（亚阈值）VGS ＜VT IDS与VGS 成指数，与VDS 成线性 深亚微米器件的饱和电压 例：对于0.18μm工艺，计算NMOS和PMOS器件的饱和电压VDsat值。假设VTN=0.5V， VTP=-0.5V， |VGS|=1.8V，沟道长度是200nm。 深亚微米器件的电流 例：对于0.13μm工艺，计算饱和状态下每微米宽度NMOS和PMOS器件的电流值。假设沟道长度是100nm，tox=22?， VTN=0.4V， VTP=-0.4V， |VGS|=1.2V，νsat=8×106cm/s。 MOSFET电容模型 MOSFET覆盖电容 沟道电容 沟道电容 结电容 结电容线性化 2.3 MOS晶体管中的二级效应 阈值电压波动 亚阈值导通 寄生电阻 温度效应 CMOS闩锁（Latch-up）效应 阈值电压波动 亚阈值导通 寄生电阻 温度效应 CMOS闩锁（Latch-up）效应 CMOS闩锁（Latch-up）效应 现象 NPNP结构? VDD到VSS短路大电流 正反馈机制 PNP微正向导通?馈入NPN基极，导通?反馈到PNP基极，加剧导通 克服 降低阱/衬底寄生电阻 保护环（Guardring） 进一步分析CMOS闩锁效应 （Latch-up） CMOS闩锁效应 寄生PNPN效应（闩锁效应）形成 以N型衬底为基区；P+源区或漏区为发射区；P阱为集电区，形成一个寄生的晶体管 以P阱为基区；N+源区或漏区为发射区； N型衬底为集电区，又形成一个寄生的晶体管 寄生PNPN效应（闩锁效应）原理 当CMOS接通电源后，在一定的外界因素的触发下，会出现负阻特性，它和PNPN器件的闸流特性很相似（LATCH-UP；闸流效应；自锁效应；闩锁效应） PMOS管的源区P+周围的N衬底电位低于P+源区，当电位差达到一定程度大于0.7V时，会使P+--N衬底正偏，载流子空穴从P+注入N衬底，如 P+源区接近P阱，则一部分空穴被衬底反偏结吸收，寄生的横向PNP管导通。 寄生PNPN效应（闩锁效应）原理 同样的阱内的横向电流IRW会使寄生的纵向的NPN管导通。 当两个晶体管都导通时，就形成了正反馈闭合回路，此时外界触发因素消除，在VDD-VSS之间也有电流流动，这就是自锁效应 当电流足够大时，则由于自锁效应，电路最终会烧坏。 自锁条件 产生自锁的三个条件条件 外界因素使两个晶体管EB正偏 两个寄生的晶体管βNPNβPNP1 电源提供最大电流大于寄生晶体管所需的维持电流 消除自锁现象的措