数字集成电路实验说明(Lab1 and Lab2).ppt

EE141 * LVS输出报告 EE141 * Dracula-LPE 在控制终端的含LVS规则文件的目录下输 入： %PDRACULA %:/g /home/icer/test/bd07.lpe (LPE规则文件名) %:/f %./ EE141 * LPE输出带有寄生参数的网表：PRENET.DAT EE141 * LPE输出带有寄生参数的网表：PRENET.DAT EE141 * LPE输出带有寄生参数的网表：PRENET.DAT EE141 * Post Layout Simulation 利用LPE得到的网表进行后仿真，使用前仿真的激励进行仿真（通常可以把LPE得到的网表做成一个subckt，然后调用，就很方便。） 后仿真显示：功能没问题！ EE141 * 实验二内容 1）NAND门电路仿真 2）NAND 门电路Layout设计 3）DRC验证 4）LVS验证 5) LPE Post Layout Simulation (选做) EE141 * 电路的网表怎么写？ * Lab1 Inverter.sp ********* SPICE Library ************** .include hua05.sp ***************************************** .global vdd gnd M1 OUT IN VDD VDD PMOS W=20u L=0.6u M2 OUT IN GND GND NMOS W=10u L=0.6u V1 VDD GND 5 V2 IN GND PULSE(0 5 0ns 0.5ns 0.5ns 5ns 10ns) .OPTIONS POST .tran 0.01ns 60ns .end 参考反相器的设计 EE141 * EE141 * EE141 * NAND INV 如何画NAND EE141 * 如何进行Post Layout Simulation ? EE141 * 实验要求 （1）实验前完成SPICE仿真； （2）实验前完成前一实验的Post Sim。 （3）当个实验的课堂完成版图设计和DRC、LVS、LPE。 （4）完成实验报告 EE141 * 实验报告要求 纸实验报告 （需要对实验结果作出分析） 电子文档实验报告 1）实验报告书 2）版图gds文件 3）spice网表文件 4）DRC验证无错截图 5）LVS报告 6）LPE得到的PRENET.DAT文件 7）Post Layout Simulation的spice网表文件 EE141 * 如何进行第三个实验Ｄ触发器（DFF）的设计 EE141 * EE141 * EE141 * EE141 * Route VDD and GND horizontally Route singals in poly perpendicular to VDD and GND (vertically) – poly can serve as input to both nfets and pfets Order inputs (consistent Euler path) to optimize the horizontal connectivity of diff strips want unbroken row of devices with abutting source/drain connections – so there is only one strip of diffusion in both wells 3) Place diffs in horizontal strips 4) Interconnect appropriately Interconnect between cells are done in “routing channels” Contacts and wells not shown. What does this implement?? (NAND feeding an Inverter – so an AND) EE141 * 集成电路设计流程 客户 功能定义 电路生成 功能验证 测试生成 布局布线 后仿真 算法设计 逻辑综合 可测性设计 低功耗设计 版图验证 设计规则检查 互连参数提取 EE141 * Cadence 系统概述 版图设计工具－Virtuoso LE 版图验证工具－Diva 版图验证工具－Dracula EE141 * 版图设计工具－Virtuoso LE Virtuoso Layout Editor－版图编辑大师 Cadence最精华的部分在哪里