verilog数字系统设计教程第12章例题.doc

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2017-12-13 发布于河南
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verilog数字系统设计教程第12章例题

第十二章例题 [例1]: module fsm (Clock, Reset, A, K2, K1, state); input Clock, Reset, A; output K2, K1; output [1:0] state; reg K2, K1; reg [1:0] state ; parameter Idle = 2b00, Start = 2b01, Stop = 2b10, Clear = 2b11; always @(posedge Clock) if (!Reset) begin state = Idle; K2 =0; K1 =0; end else case (state) Idle: if (A) begin state = Start; K1=0; end else begin state = Idle; K2=0; K1=0; end Start: if (!A) state = Stop; else state = Start; Stop: if (A) begin state = Clear; K2= 1; end else begin state = Stop; K2=0; K1=0; end Clear: if (!A) begin state =Idle; K2=0; K1=1; end else begin state = Clear; K2=0; K1=0; end default: state=2’bxx; endcase endmodule [例2]:module fsm (Clock, Reset, A, K2, K1); input Clock, Reset, A; output K2, K1; reg K2, K1; reg [3:0] state ; parameter Idle = 4’b1000, Start = 4’b0100, Stop = 4’b0010, Clear = 4’b0001; always @(posedge Clock) if (!Reset) begin state = Idle; K2=0; K1=0; end else case (state) Idle: if (A) begin state = Start; K1=0; end else begin state = Idle; K2=0; K1=0; end Start: if (!A) state = Stop;