EDA复习 比较完整的.doc

“比较完整了” EDA复习 简答 1. EDA的设计流程 方案设计，系统规划，代码输入，编译器，功能仿真，综合器，时序仿真，适配器，编程文件，硬件测试 2. 竞争与冒险产生、判断及如何处理 产生：由于延迟时间的存在，当一个输入信号经过多条路径传送后又重新会合到某个门上，由于不同路径上门的级数不同，或者门电路延迟时间的差异，导致到达会合点的时间有先有后，从而产生瞬间的错误输出。1）代数法表达式中，若某个变量同时以原变量和反变量两种形式出现，就具备了竞争条件。只要在卡诺图中存在两个相切但不相交的圈（“0”冒险是1构成的圈，“1”冒险是0构成的圈），就会产生冒险。 1）修改设计法: a、代数法，在产生冒险现象的逻辑表达式上，加上冗余项或乘上冗余因子；b、，将卡诺图中相切的圈用一个多余的圈连接起来。2选通法: 在电路中加入选通信号，在输出信号稳定后，选通允许输出，从而产生正确输出滤出法: 由于冒险脉冲是一个非常窄的脉冲，一二可以在输出端接一个的电容，将其滤出掉。 2）异步电路主要是组合逻辑电路，没有统一的时钟。 所以只要判断时钟是否同步，就可分辨同步或者异步。 6、EDA的一些专业名称：如FPGA、ASIC等 EDA： Electronic Design Automation电子设计自动化 FPGA：Field－Programmable Gate Array现场可编程门阵列Application Specific Integrated Circuit专用集成电路 Complex Programmable Logic Device复杂可编程逻辑器件 always @ (posedge clk) begin if (!Rst_n) ... end 异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。用Verilog描述如下： always @ (posedge clk or negedge Rst_n) begin if (!Rst_n) end 10. 时间尺度timescale的用法 用timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。 Eg:: `timescale 1ns/1ps; 在这个命令之后，模块中所有的时间值都表示是1ns的整数倍。这是因为在·timescale命令中，定义了时间单位为1ns模块中的延迟时间可表示为带3位小数的实型数，因为·timescale命令定义时间精度为1ps。 11. verilog几种数据类型 数据类型是用来表示数字电路硬件中的数据储存和传送元素的Verilog HDL中总共有19种数据类型 常用类型有4种： Wire 线网型变量 Reg 寄存器型变量，据有记忆性。 Integer 32位有符号整型变量 Parameter 在Verilog HDL中为了提高程序的可读性和维护性，用Parameter来定义一个标识符代表一个常量，称为符号常量。 12. initial与always的区别 1）initial语句指定的内容只执行一次，initial语句主要用于仿真测试，不能进行逻辑综合。而always语句则是不断地重复执行着的，直到仿真过程结束，在仿真和逻辑综合中均可使用。 2）无条件的always语句是不允许的。 13. verilog语言的一些语法 （看课件吧） 14、阻塞与非阻塞（课件） 1)非阻塞(non_blocking)赋值方式“＝”： （1）在语句块中，上面语句所赋的变量值不能立即就为下面的语句所用； （2）块结束后才完成赋值操作,块结束前被赋值的变量保持上一次所赋的值； （3）在编写可综合的时序逻辑模块时，这是最常用的赋值方法。意即，在always块中经常使用。 2)阻塞(blocking)赋值方式“＝”： （1）赋值语句执行完后，块才结束； （2）b的值在赋值语句执行完后立刻就改变； （3）在时序逻辑中使用时（在沿触发的always块中使用时），综合后可能会产生意想不到的结果。 14、阻塞与非阻塞（课本） 1）阻塞赋值在该语句结束时就立即完成赋值操作，如果在一个块语句中有多条阻塞赋值语句，那么写在前面的赋值语句没有完成之前，后面的语句就不能被执行，仿佛被阻塞了一样，因而被称为阻塞赋值。连续的阻塞赋值操作时顺序完成的。 2）非阻塞赋值在整个过程块结束后才完成赋值操作。这是一种比较接近真实的电路赋值和输出，以为它从综合的角度考虑到了延时和并行性。如果在一个块语句中有多条非阻塞赋值语句，