王金明 电子设计自动化第六章 课件(非原版).ppt

第6章 Verilog设计进阶 学习目标及重点 1 学习目标 1）掌握verilog行为语句的基本格式、执行机制； 2）建立使用verilog行为语句编写组合逻辑、时 序逻辑的基本概念； 3）了解仿真激励文件的基本写法; 4） 进一步理解程序与硬件之间的关系。 2 学习重点 1）算法的基本概念； 2）算法与verilog语言的结合使用； 3）可综合的verilog行为语句； 算法的基本概念 1.什么是算法？ 并不是需要计算的场合才有算法。 算法，简单的说，就是解决问题的方法及步骤。 2.算法与verilog程序的关系 算法是verilog程序实现对象。 3.算法的多样性 4.算法的实现 1） 算法的设计不能天马行空,要具有可实现性； 2） 可实现性的基础： 基于何种工具实现算法，那么算法的特征 要与这种工具本身的特征相契合。 我们所使用的工具：verilog编程语言。 算法的基本概念 设计算法 Verilog HDL行为语句 6.1 过程语句 initial ——用于仿真 过程语句 always ——用于综合及仿真 always过程语句 1. always语句的使用模板 always @(敏感信号表达式event-expression) begin //过程赋值 //if-else，case，casex，casez选择语句 //while，repeat，for循环 //task，function调用 end 2.always语句的运行机制 a）敏感信号表达式若满足一次，则运行一次块内语句； b）若不满足，则块内语句不运行； c）若不断满足，则块内语句不断的循环执行； d）同一程序模块（module）中可以有多个always块，各个always块之间是并 行执行的关系。 always过程语句 3.敏感信号表达式的写法 1)“电平敏感”的敏感信号表达式 a) 写法 例： @(a) //单信号敏感 @(a or b or c) //多个信号敏感，信号间用关键字or隔开 b) 运行机制 只要表达式中的任何一个变量发生变化，则执行一次块内语句。 例： @(a) //当信号a的值发生改变，运行块内程序 @(a or b or c) // a 、 b 、 c中任意一个信号变化，运行 块内程序 c) 用途：常用于组合逻辑描述。 d） 注意：敏感信号表达式中应列出影响块内取值的所有信号。 always过程语句 2） “边沿敏感”的敏感信号表达式 a)写法及运行机制 @(posedge clock) //单信号敏感，当clock 的上升沿到来时执行块内语句 @(negedge clock) //单信号敏感，当clock 的下降沿到来时执行块内语句 @(posedge clk or negedge reset) //多信号敏感，信号间用关键字or隔开