王金明 电子设计自动化第五章 课件(非原版).ppt

第5章 Verilog设计初步 学习目的及重点 学习目标： 1.对用Verilog语言进行数字电路设计有初步了 解，建立概念； 2.掌握Verilog程序的总体架构和基本要素。 学习重点： 1.Verilog程序的总体架构和特点； 2. Verilog语言的基本要素； 3.硬件描述语言（Verilog）与软件编程语 言（C语言）的对比 。 学习方法： 归纳、总结，注意记笔记 5.1 Verilog简介 Verilog语言是1983年由GDA（Gateway Design Automation）公司的Phil Moorby首创的，之后Moorby又设计了Verilog-XL仿真器，Verilog-XL仿真器大获成功，也使得Verilog语言得到推广使用。 1989年，Cadence收购了GDA 1990年，Cadence公开发表了Verilog HDL，并成立了OVI组织（Open Verilog International）专门负责Verilog HDL的发展。 Verilog于1995年成为IEEE标准，称为IEEE Standard 1364-1995（Verilog-1995） IEEE“1364-2001”标准（Verilog-2001）也获得了通过，多数综合器、仿真器都已经支持Verilog-2001标准 5.2 Verilog设计举例 用verilog语言设计简单电路的流程： 5.2 Verilog设计举例 5.2 Verilog设计举例 Verilog程序的特点 （1）Verilog程序是由模块构成的。每个模块的内容都嵌在module和endmodule两个关键字之间；每个模块实现特定的功能；模块是可以进行层次嵌套的。 ( 2 ) 每个模块要有一个名字，名字后要有一个端口列表，将该模块的所有输出输出变量列出。 （3）每个模块首先要进行端口定义，并说明输入和输出口(input、output或inout)，然后对模块的功能进行逻辑描述。 （4）Verilog程序书写格式自由，一行可以写几个语句，一个语句也可以分多行写。 （5）除了endmodule等少数语句外，每个语句的最后必须有分号。 （6）可以用 /*……*/ 和 //…… 对Verilog程序作注释。好的源程序都应当加上必要的注释，以增强程序的可读性和可维护性。 5.3 Verilog模块的结构 5.3 Verilog模块的结构 Verilog 模块的模板 module 顶层模块名 (输入输出端口列表); ①模块声明 output 输出端口列表; //输出端口声明 input 输入端口列表; //输入端口声明 /*定义数据，信号的类型，函数声明*/ reg 信号名； //逻辑功能定义 assign 结果信号名=表达式； //使用assign语句定义逻辑功能 //用always块描述逻辑功能 always @ (敏感信号表达式) begin //过程赋值 //if-else，case语句 //while，repeat，for循环语句 //task，function调用 end //调用其他模块 调用模块名module_name 例化模块名 (端口列表port_list ); //门元件例化 门元件关键字 例化门元件名 (端口列表port_list); endmodule ① 5.4 Verilog语言要素 Verilog 程序由符号流构成，符号包括 空白符（White space） 注释（Comments） 操作符（Operators） 数字（Numbers） 字符串（Strings） 标识符（Identifiers） 关键字（Keywords） 标识符（Identifiers） ◆ 整数 可用于硬件电路的生成（可综合） ◆ 实数 通常用于仿真，如果用于综合，则被四 舍五入成整数。 ◆ 字符串 用于仿真 整数（integer） 整数按如下方式书写： +/-size basevalue 即 +/-位宽进制数字 +/-：表示数的极性，-表示负数; size : 对应二进制数的宽度； base:为进制；进制有如下4种表示形式： ◆ 二进制（b或B） ◆ 十进制（d或D或缺省） ◆ 十六进制（h或H） ◆ 八进制（o或O） value:是基于进制的数字序列。 整数（integer） 整数（integer） 整数（inte