电子科学与技术专业课实验_黄权_2011301809.docx

电子科学与技术专业课实验实验报告班级号 2011301809姓名 黄权2014年11 月 6日实验一组合逻辑半加器一实验目的1设计一个组合逻辑半加器。2.掌握组合逻辑电路的静态测试方法。3.初步了解可编程逻辑器件设计的全过程。4.熟识quartusII软件基本功能的使用。二实验原理半加器实现两位不带进位加法输出和及进位。一位半加器有两个输入a、b;两个输出s，Co。三.实现代码及原理图1.实验代码libraryieee;use ieee.std_logic_1164.all;entityhalf_adder isport(a,b: in std_logic;sum,cout: out std_logic);endhalf_adder;architecture half1of half_adder issignalc,d:std_logic;beginc=a or b;d=a nand b;cout=not d;sum=c and d;end half1;2.实验原理图四.实验结果及波形分析1.仿真波形2.波形分析a.如图标记部分,在仿真波形图中任取两处为例进行分析:椭圆1处:输入a为0,b为1,输出进位Co为0,和S为1。椭圆2处:输入a为1,b为0,输出进位Co为0,和S为1。由于分析部分为随意抽取，具有普遍性，且分析结果符合半加器性能，所以实验成功。b.图中,在输入a、b都是下降沿时,输出S的波形出现毛刺,根据数电中学过的知识可以知道:产生毛刺是由于信号在通过半加器内的连线和逻辑单元时,有一定的时延而产生冒险。实验二组合逻辑3-8译码器的设计一、实验目的设计并实现一个组合逻辑3-8译码器。熟识quartus II软件基本功能的使用。二、实验原理常用的译码器有：2-4译码器、3-8译码器、4-16译码器，下面我们用一个3-8译码器的设计来介绍译码器的设计方法。3-8译码器如图1所示，其真值表如表1。图1 3-8译码器表1 3-8译码器真值表：输入输出G1G2AG2BABCY0NY1NY2NY3NY4NY5NY6NY7N0XXXXX111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110三、实验步骤 1、建立工程encode，新建VHDL文件输入以下代码保存为encode38.vhdl。打开encode38.vhdl文件，选择FileCreat/UpdateCreat Symbol Files for Current Files 生成顶层符号文件。 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder38 ISPORT(A, B,C,G1,G2A,G2B: INSTD_LOGIC;Y: OUTSTD_LOGIC_VECTOR(7 DOWNTO 0));END decoder38;ARCHITECTURE fun OF decoder38 ISSIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINindata = CBA;encoder:PROCESS (indata, G1, G2A,G2B)BEGINIF (G1=1 AND G2A=0 AND G2B=0) THENCASE indata ISWHEN 000=YWHEN 001=YWHEN 010=YWHEN 011=YWHEN 100=YWHEN 101=YWHEN 110=YWHEN 111=YWHEN OTHERS =Y=XXXXXXXX;END CASE;ELSEYEND IF;END PROCESS encoder;END fun; 2、然后新建一个Block Diagramm/Schematic File 原理图文件，，在空白处双击添加生成的顶层原理图，并连接input、output（输入输出管脚）重命名后如图2所示。保存文件encoder38.bdf。图2 3-8译码器原理图3、点击主工具栏上的图标进行半编译，完成后新建一个波形仿真文件FileNewVerification/Debugging FilesVector Vaveform File.,然后在左边空白处双击左键添加仿真管脚。完成后添加激励信号的波形，首先使用鼠标选中一个信号（变蓝），利用左边工具添加仿真