INPA-IPS简介.doc

INPA IPS设计验证平台 产品介绍 用途 在电子系统（特别是算法逻辑密集型的电子系统）设计中，FPGA作为一种高速高集成度，灵活可靠的实现手段日益受到工程师的重视，特别是FPGA芯片技术的发展一日千里，规模提升，速度加快，各种微处理器内核IP的使用，使得FPGA在很大程度上可以成为电子系统的主要（或唯一）计算核心。而在SoC/ASIC设计领域，FPGA也是设计前端的主要验证方法。 FPGA的开发主要要依靠HDL硬件描述语言来完成，对于这类特殊的语言开发有一套完整的设计流程来约束。其中最重要的一个环节就是软件开发完成后的软仿真和硬件仿真验证工作。在软仿真阶段通常包括RTL仿真和门级电路仿真，使用ModelSim，VCS等一类仿真工具（称为逻辑仿真器）。但是由于FPGA的高速特性和逻辑算法密集的设计要求，往往在进行软仿真时速度非常慢，仿真验证是需要反复进行的，这就极大降低了FPGA开发的效率。如果采用直接在FPGA硬件中进行硬件仿真调试，又缺乏调试所需的信号和变量的可见性，增大了缺陷定位和除错的难度。基于此，需要在FPGA仿真验证阶段引入从软仿真到硬件仿真一体化集成的仿真验证工具，既能够通过仿真加速改善纯粹软仿真的效率低下问题，也能够在硬件仿真阶段通过强化信号可见性与软硬件测试集成提高FPGA设计的缺陷检测与除错能力。 InPA的IPS设计验证平台正是基于这样一个思路，为用户提供基于FPGA 的原型设计提供仿真加速、软硬件协同设计、以及验证暨除错的集成解决方案。 到目前为止，包括三大EDA厂商，以及一些业内著名的单点工具提供商均没有软硬件集成的FPGA仿真验证解决方案。InPA所提供的IPS是唯一能够做到软件仿真加速，软硬件协同验证的工具平台。 IPS工具介绍 IPS功能组成 IPS 拥有一系列完整的工具套件，核心组件包括： IPS Compiler：能自动执行编译流程，建立从RTL 到FPGA 的映射关系，帮助设计师合成、编译RTL 源代码，并能以用户控制的方式将大规模ASIC 设计和SoC 设计分割（Partition）到多颗FPGA 上，是实现联合仿真和仿真的自动编译器（Co‐Emulation and Emulation Compiler）。 IPS Verification Engine：包括通过PCI 接口将FPGA 原型系统与工作站、PC 机相连的硬件模块VPM（Vector Process Module），运行时间软件库，设备驱动，调试功能；提供cycle 和transaction 的接口。 IPS Debugger: 提供用户full visibility；透过用户控制及部份自动化的方式撷取FPGA 内部重点讯号，并据此让用户得出全部FPGA 内部讯号的波形图，以便用户进行除错程序。 IPS工作原理 FPGA 原型设计本身可以构建SoC/ASIC 及系统的硬件原型，作为SoC/ASIC 的功能等效电路，使软件系统可以在真正的硬件系统上高速运行，从而使软件系统开发与硬件设计可以并行进行，缩短SoC/ASIC 系统的设计周期。但是由于硬件设计的RTL 软件仿真与FPGA 的原型仿真之间相互独立，使硬件设计的整个验证过程变得极其困难。IPS 利用其有力的编译工具及独到的联合仿真通道，打破了两者之间的孤立状态，形成了从软件仿真 －硬件仿真－软件仿真的完美自动验证流程。通过IPS，可以实现RTL 与FPGA 之间的相关性验证，仿真加速，进行大规模的Regression Test。不仅明显有效的缩短了具体硬件设计的验证时间，实现及时向市场投放产品 (Time‐to‐Market) 的目标，更重要的是提供了一种有效的软硬件协同仿真与验证方法，从而提升客户未来整体硬件设计与验证的能力。 IPS 整合了用户原有的FPGA 原型设计平台，因而具有强大的开放性。通过与业内最具创新性的公司进行合作，IPS 可支持多种类型的FPGA 平台（目前主力支持Xilinx 公司的FPGA，未来则将支持Altera 公司的FPGA），具有充分的可扩展性。IPS 在设计之初便充分评估了软件仿真与Prototyping 在各个环节的优势与劣势，实现两者之间的最佳整合，从而实现了仿真与验证速度的巨大提升。 IPS 为客户可提供两种工作模式：In‐Circuit Mode，仿真加速模式（Co‐Emulation Mode）和向量模式 (Vector Mode) 。用户可以根据实际需要灵活选择。 In‐Circuit Mode 下，IPS 能以实时或接近实时的速度运行，典型性能约为2M‐100M。 仿真加速模式（Co‐Emulation Mode）下，IPS 运行为加速的软硬件协同仿真，对不同的设计，性能大约在10K‐100K 之间