基于FPGA的RS_纠错编码的仿真.doc

基于FPGA的RS 纠错编码的仿真 [摘要]: 本文利用FPGA器件开发了RS差错控制编码系统，基于VHDL语言，采用了自顶向下的设计方法，系统的顶层设计和底层设计采用原理图输入描述和VHDL语言进行设计，选用当前应用最广泛的EDA软件QUARTUS II作为开发平台。通过对RS编码模块的设计，完整阐述了RS编码软件部分的设计；又通过硬件的测试、完善、修改，最终完成了编码程序。 [关键词]: FPGA;QUARTUS II;VHDL语言;RS编码 This text application FPGA spare part development of RS code system, according to the VHDL language, adoption from crest get down of design method, the crest of the system layer design and first floor design adoption principle diagram importation description and the VHDL language carry on design, choose to use current application most extensive of EDA software QUARTUS II Be development terrace, all all of the procedures passed that edit and translate of terrace and function to imitate true test, give actual of imitate true wave form, end, to design adjust to try to appear in the process of the problem carried on analysis, research, solve.I return various to these code of different and similar point carried on summar. [Abstract]: [Keywords]:Field Programmable Gate Array;QUARTUS II;VHDL language;RS code 一、引言 为实现高速数字系统所要求的可靠性，几乎所有的现代通信系统都把纠错编码作为一个基本组成部分。RS 纠错编码(Reed2 Solomon codes)是目前最有效、应用最为广泛的差错控制编码方式之一。它首先是由Irving Reed 和Gus Solomon于1960年构造出来的一类多进制BCH 码。它不但可以纠正随机错误、突发错误以及二者的组合，而且可以用来构造其它码类。因此,RS 码在卫星通信、数字电视传输以及磁记录系统等许多领域得到广泛应用。RS码已被NASA、ESA、CCSDS等空间组织接受，用于空间信道纠错。 本文采用了自顶向下的设计方法，利用VHDL语言对RS(255,239)编码进行了编译、仿真测试。 二、RS（255，239）码编码器的算法分析 RS(255,239)码编码器主要由计数器、有限域乘法器、有限域加法器、移位寄存器、开关和选择器实现.本文用硬件描述语言VHDL语言编写各个组成部分, 顶层用原理图方式构成编码器为最终设计,并将编码器装入一片到当今流行的低电压器(215v)EP1C12Q240C8 芯片中,符合绿色能源电子系统要求.在该编码器中,有限域乘法器和有限域加法器是主要的运算单元,其中乘法器是消耗面积的主要单元,为减少硬件消耗,本文还选取了具有对称系数的码生成多项式, 使乘法器的个数减少从而减少了芯片面积. 2.4.1 RS码的编码 RS(255,239)码是一种强力的突发差错校正码,只要每个码字(255个符号)中所出现的错误不超过8个符号,它就能给予纠正.RS(n,k)码编码参数定义如下: m 每个符号比特数; n 码长n=2m-1; t 纠错个数; d 码距d=2t+1; k 信息符号个数k=n-2t; RS码的生成多项式为:g(x)=(x+a)(x+a2)(x+a3)…(x+a d-1)式中b 为非负整数,a为GF(2m)的元素.当b=2m-1-t时，g(x)的系数具有对称性.对于本设计的RS(255,239)码, 参数指标如下:m=8,n=255,t=8,d=17,k=239. g(x)=(x+a)(x+a2)…(x+a16)=x16+a120x15+a104x14+a107x13+a109x12+a161x10+a76x9+a