EDA设计课程实验报告数码管动态显示实验报告.docx

EDA设 计 课 程 实 验 报 告实 验 题 目： 数码管动态显示实验 学 院 名 称： 专 业： 电子信息工程 班 级： 姓 名： 高胜 学 号 小 组 成 员： 指 导 教 师： 实验目的学习动态扫描显示的原理；利用数码管动态扫描显示的原理编写程序，实现自己的学号的显示。设计任务及要求1、在SmartSOPC实验箱上完成数码管动态显示自己学号的后八个数字。2、放慢扫描速度演示动态显示的原理过程。系统设计1、整体设计方案数码管的八个段a,b,c,d,e,f,g,h（h是小数点）都分别连接到SEG0~SEG7，8个数码管分别由八个选通信号DIG0~DIG7来选择，被选通的数码管显示数据，其余关闭。如果希望8个数码管显示希望的数据，就必须使得8个选通信号DIG0~DIG7分别被单独选通，并在此同时，在段信号输入口SEG0~SEG7加上该对应数码管上显示的数据，于是随着选通信号的扫描就能实现动态扫描显示的目的。虽然每次只有1个数码管显示，但只要扫描显示速率足够快，利用人眼的视觉余辉效应，我们仍会感觉所有的数码管都在同时显示。功能模块电路设输入输出模块框图（见图1）图1模块逻辑表达（见表1）表1（数码管显示真值表）clk_1kdigseg099↑11101111800949注：数码管显示法流程图（见图2）Startclk ↑？digigigigigigigigount=?seg=c0seg=f9seg=f9seg=80seg=c0seg=f9seg=a4seg=f9count=count+1图2（4）Verilog源代码module scan_led(clk_1k,d,dig,seg);//模块名scan_ledinput clk_1k;//输入时钟input[31:0] d;//输入要显示的数据output[7:0] dig;//数码管选择输出引脚output[7:0] seg;//数码管段输出引脚reg[7:0] seg_r;//定义数码管输出寄存器reg[7:0] dig_r;//定义数码管选择输出寄存器reg[3:0] disp_dat;//定义显示数据寄存器reg[2:0]count;//定义计数寄存器assign dig = dig_r;//输出数码管选择assign seg = seg_r;//输出数码管译码结果always @(posedge clk_1k) //定义上升沿触发进程begincount = count + 1b1;endalways @(posedge clk_1k)begincase(count)//选择扫描显示数据3d0:disp_dat = d[31:28];//第一个数码管3d1:disp_dat = d[27:24];//第二个数码管3d2:disp_dat = d[23:20];//第三个数码管3d3:disp_dat = d[19:16];//第四个数码管3d4:disp_dat = d[15:12];//第五个数码管3d5:disp_dat = d[11:8];//第六个数码管3d6:disp_dat = d[7:4];//第七个数码管3d7:disp_dat = d[3:0];//第八个数码管endcasecase(count)//选择数码管显示位3d0:dig_r = 8//选择第一个数码管显示3d1:dig_r = 8//选择第二个数码管显示3d2:dig_r = 8//选择第三个数码管显示3d3:dig_r = 8//选择第四个数码管显示3d4:dig_r = 8//选择第五个数码管显示3d5:dig_r = 8//选择第六个数码管显示3d6:dig_r = 8//选择第七个数码管显示3d7:dig_r = 8//选择第八个数码管显示endcaseendalways @(disp_dat)begincase(disp_dat)//七段译码4h0:seg_r = 8hc0;//显示04h1:seg_r = 8hf9;//显示14h2:seg_r = 8ha4;//显示24h3:seg_r = 8hb0;//显示34h4:seg_r = 8h99;//显示44h5: