有限状态机教学PPT.ppt

有限状态机 众所周知，数字系统的基本结构由控制单元和数据处理单元两大部分组成。 控制单元在统一的同步时钟控制下，严格地按照一定的时间关系输出控制信号； 处理单元一步一 步地完成整个数字系统的操作。 其中，控制单元我们常采用有限状态机（FSM）来实现 一、问题引入：停车场计数器 有一停车场，只有一个进出口，如图所示，有两个传感器A和B，可以测出车辆的进出状况，要求设计一个停车场计数器，能够对停车场内的车辆进行计数，使用两个LED数码管显示停车场中的车辆数。 停车场计数器模块图 车辆进入判决模块设计 车辆进入判决模块设计 车辆进入判决模块设计 车辆进入判决模块设计 车辆进入判决模块设计 车辆进出判决模块设计 设计这个模块的思想是： 引入状态，代表上述的step1~step5 状态如何改变由输入决定 模块的输出由状态来决定 1.莫尔状态机模型 library ieee; use ieee.std_logic_1164.all; entity system is port ( clock: in std_logic; input: in std_logic; output: out std_logic); end system; architecture moore of system is type state is（st0，st1，st2，….. ）； signal next_state, current_state: state; begin F1: process (input, current_state) －－状态译码 begin next_state = F1(input, current_state); end process; library ieee; use ieee.std_logic_1164.all; entity system is port ( clock: in std_logic; input: in std_logic; output: out std_logic); end system; architecture mealy of system is type state is（st0，st1，st2，….. ）； signal next_state, current_state: state; begin F1: process (input, current_state) －－状态译码 begin next_state = F1(input, current_state); end process; 3．one－hot状态机 状态编码为独热码：只有一位是‘1’，其他都是‘0’。 constant st0:std_logic_vector（2 downto 0）:=”001”; constant st1:std_logic_vector（2 downto 0）:=”010”; constant st2:std_logic_vector（2 downto 0）:=”100”; …….. signal current_state: std_logic_vector（2 downto 0）; signal next_state: std_logic_vector（2 downto 0）; 缺点：需要的硬件资源多于二进制编码状态机 优点：1.输出译码简单； 2.速度快； 3.不必考虑最优问题； 4.易于修改。 ADC0809控制器功能图 有限状态机 library ieee; use ieee.std_logic_1164.all; entity system is port (clk: in std_logic; reset: in std_logic; din: in std_logic; dout: out std_logic); end system; architecture behave of system is type state is（A，B，C）； signal next_state, current_state: state; Begin process (clk,reset) -- State registers Begin If reset = ‘1’ then current_state = A; Elsif clk’event and clk = ‘1’ then current_state = next_state; end if; end process; “11”序列的VHDL描述 F1: process