modelsim使用入门(VHDL_modelsim使用入门(VHDL_.pdf

modelsim 使用实例（VHDL ） 标签： modelsim 仿真testbench FPGA 看了几天的modelsim 以及如何在quartusII 中调用，浏览了N 个网页，尝试了N 次， 终于初步完成。下面是入门部分介绍。 modelsim 是专业的仿真软件，仿真运行速度比同类的其他仿真软件都要快很多。Quartus 自己都不再做仿真器了，普遍使用modelsim ，自有其缘由。 这里用的是modelsim-altera(6.6d)版本，与quartus II 11.0 搭配。据说Altera 公司推出的 Quartus 软件不同版本对应不同的modelsim ，相互之间不兼容。某些功能齐全的modelsim 版 本可以进行两种语言的混合编程， modelsim-altera 只能支持一种语言进行编程（VHDL 或 者Verilog 选其一）。 1、新建工程 打开modelsim--file--new--project 新建工程，输入工程名，文件存放路径后（不可直 接放在某盘下，必须放入文件夹中），进入下一步。 在主体窗口下方出现project 标签。见下图。 2 、新建文件 --create new file ：输入名称div10，选择语言VHDL --关闭对话框 新的工程文件将会在工程窗口出现。 3、写入源程序（VHDL ） 双击div10.vhd，打开文本编辑器。 实例代码如下（一个十分频的VHDL 源代码）： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity div10 is --实体要与工程名相同 port(clk :in std_logic; div :out std_logic ); end div10; architecture behav of div10 is signal temp :std_logic:=0; signal count :std_logic_vector(2 downto 0):=000; begin process(clk) begin if(clkevent and clk=1) then if(count=100) then count=(others=0); temp=not temp; else count=count+1; end if; end if; end process; div=temp; end behav; 4 、写testbench modelsim 单独使用时需要自己写testbench ，输入时钟，给测试电路加以激励源以驱动电路。 再次新建一个VHDL 文件，即写入testbench ， 采用50MHZ 时钟频率 命名div10_tb library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity div10_tb is end div10_tb; architecture one of div10_tb is component div10 is port(clk :in std_logic; div :out std_logic); end component; signal clk :std_logic:=0; signal div :std_logic:=0; constant clk_period:time:=20 ns; begin u1: div10 port map (clk=clk,div=div); process begin wait for clk_period/2; clk=1; wait for clk