低功耗CMOS IC设计-陈中建——第13讲LP设计方法学设计流程EDA工具.ppt

低功耗CMOS IC设计第13讲 LP设计方法学 陈中建 zjchen@理科2号楼2617 微电子学系 授课内容一览 上一讲 “当代” 目前，比“现代”还新 SOC必须LP设计 SOC特点 SOC LP设计的难点 SOC LP设计实现 系统级 算法级、结构级 RTL级 门级 工艺和器件级 泄漏功耗 动态功耗 EDA工具如何协助进行SOC的LP设计 考虑SOC测试的LP设计 总结 本讲 设计方法学 设计流程 设计工具 业内分工 IP和库开发、EDA工具开发、SOC设计、foundry 功耗建模、分析和优化 LP设计流程 LP设计对EDA工具的要求 单元模型的革新 各公司LP EDA工具简介 Synopsys Magma Cadence Mentor 功耗会影响到的主要方面 功耗建模、功耗分析、功耗优化 功耗建模 为器件、单元库、电路模块建立功耗模型 抽象层次越低，功耗模型越准 用于功耗分析和优化 功耗分析 根据电路功耗模型来估算电路的功耗 功耗估算方法 统计估算、概率估算、基于仿真的估算 抽象层级越高，功耗模型越不准，但功耗分析时间越短 功耗优化 针对时序、面积、功耗、可靠性等设计约束，在满足其他约束前提下，实现最低功耗设计 本讲 设计方法学包括的内容 设计流程 设计工具 业内分工 IP和库开发、EDA工具开发、SOC设计、foundry 功耗建模、分析和优化 LP设计流程 LP设计对EDA工具的要求 单元模型的革新 各公司LP EDA工具简介 Synopsys Magma Cadence Mentor 设计流程的变迁 SOC LP设计流程的基本思想 LP设计流程－Synopsys RTL-GDSII的LP设计流程 RTL-GDSII的LP设计流程-Cadence 本讲 设计方法学包括的内容 设计流程 设计工具 业内分工 IP和库开发、EDA工具开发、SOC设计、foundry 功耗建模、分析和优化 LP设计流程 LP设计对EDA工具的要求 单元模型的革新 各公司LP EDA工具简介 Synopsys Magma Cadence Mentor 对EDA的要求 支持功耗建模 SPM、ECSM等 库单元、IP 支持功耗分析 精度要够 模型精度和工具计算精度 支持早期功耗分析，及早发现功耗、可靠性问题，及早解决 支持功耗优化 支持功耗、面积、速度、可靠性等同时优化 支持多阈值、变阈值、多电压、变电压、门控时钟等技术 支持可测性 支持功耗/电源完整性验证 电源网络的综合、优化，解决电源（功耗）完整性问题 解决IR压降和电迁徙问题，保证建立和保持时间满足设计要求 高速度分析、优化、验证，缩短设计周期 平台化，相关的各子工具之间无缝接口 统一数据库、数据模型等，不需要数据转换、数据传输等费时费力 非常重要，用不统一的工具组作设计会潜藏着设计缺陷，极端费力 对EDA的要求 当代SOC中的动态压降问题比以往严重 特征尺寸减少，线宽变窄，电源线/地线的电阻率高，IR严重，必须进行电源完整性检查；若采用过宽的电源布线，则浪费面积 对于90nm及以下工艺，它们对时序（建立和保持时间等）有重要影响，占延迟敏感度的10-15。仅仅对电源网络进行静态分析不够，还必须进行动态分析 静态时，IR降稳定，各cell电源电压与电源PAD电压有差异 动态时，电源线和地线上有瞬态大电流，IR降很大，各cell电源电压与电源PAD电压差距很大，延迟变化很大，时序出错；噪声容限下降 对EDA的要求 当代SOC中的电迁移问题比以往严重 特征尺寸小，电流密度大 电子风导致金属离子迁移，“上游”金属线产生空洞，“下游”堆积，日积月累会出现金属线“开路”或相邻金属线“短路” 电源线/地线的电阻率变大，IR降加大，单元的实际VDD降低，实际的GND增大，导致单元延迟加大，噪声容限降低，出现功能和时序错误 EDA还需解决功耗不均匀引起的温度效应 功耗不均匀带来的问题－片上温度不均匀 SOC采用90nm以下工艺制造，高性能、高集成、高密度、高频率，功耗很大，局部功耗密度不同，片上温度不均匀 数字IC的片上温差可达50度，金属层的温差更大 片上温度问题 片上温度是功耗分布、材料、材料尺寸、封装、环境温度等的函数 从功耗密度和功耗分布很难推出温度分布图；实际的温度分布图发现，最高温区域未必是功率密度或功耗最高的地方 以前是二阶效应，可以用简单的corner解决 假设片上温度相同来分析电特性；在若干不同温度下（corner）仿真，通过即可 现在是一阶效应，分析起来比较困难 必须考虑热和温度梯度及对电路电性能的影响 需要研究考虑温度影响的新的设计方法，以使芯片功能正确并提高一次投片成功率 温度不均匀会影响功耗估算、信号时序、时钟偏斜、串扰噪声、压降、寿命等 一