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uart_receive.v源码及测试代码
顶层文件uart_receive.v ,实现串口接收功能，里面例化四个子文件，分别是 detect.v, baud.v, rx_receive.v, odd_even_detect.v,各个模块功能如下：
Detect.v功能简介：实现串行输入数据（i_rxdata）电平检测（在i_rxdata由高电平向低电平 转换时产生检测脉冲o_h2l），为后面检测起始位做准备 (此文件可综合)
综合软件：quartus ii 11.0
代码如下：
//===========================
//Author : wsc
//Time : 2013/12/02
//File Name : detect.v
//==========================
module detect (
i_clk,
i_rst_n,
i_rxdata,
o_h2l
);
input i_clk;
input i_rst_n;
input i_rxdata;
output o_h2l;
parameter YES=1b1;
parameter NO=1b0;
reg h2l_r1;
reg h2l_r2;
always @ (posedge i_clk or negedge i_rst_n)
if(!i_rst_n)
begin
h2l_r1=YES;
h2l_r2=YES;
end
else
begin
h2l_r1=i_rxdata;
h2l_r2=h2l_r1;
end
wire o_h2l;
assign o_h2l=h2l_r2(!h2l_r1); /*在i_rxdata由高电平向低电平换时产生检测脉冲 o_h2*/
endmodule
Baud.v 模块简介：根据波特率，产生传输1bit所需的固定时间周期，并在合适的时间 输出采样脉冲(此文件可综合)
综合软件：quartus ii 11.0
代码如下：
//===========================
//Author : wsc
//Time : 2013/12/02
//File Name : baud.v
//==========================
module baud (
i_clk,
i_rst_n,
i_baud_en,
o_baud_clk
);
input i_clk;
input i_rst_n;
input i_baud_en;
output o_baud_clk;
parameter baud_count_data2=16d1000; /*待定，可根据实际baud,来确定计 数长度*/
parameter baud_count_data=16d500; /*待定，可根据实际baud，确定采样 时间*/
//-------------------------------------------
reg [15:0] baud_count; //定义16位计数器
always @ (posedge i_clk,negedge i_rst_n)
if(!i_rst_n)
baud_count=16d0;
else if(baud_count==baud_count_data2)
baud_count=16d0;
else if(i_baud_en)
baud_count=baud_count+16d1;
else
baud_count=16d0;
//-------------------------------------------
wire o_baud_clk;
assign o_baud_clk=(baud_count==baud_count_data)?1b1:1b0; /*采样脉冲输*/
endmodule
rx_receive.v 功能简介： 此模块主要有一个状态机组成，采集串口输入数据（i_rxdata），并 储存数据位与校验位到ov_rx_data_r寄存器，然后输出(此文件 可综合)
综合软件：quartus ii 11.0
代码：
//================
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