ARM课程设计——秒表设计.doc

Easy ARM2131开发板实验报告 实验名称： 秒 表 系 部：物理与机电工程学院 专业班级：07电子信息工程（2）班 学生姓名：阙 开 灿 学 号：2006050427 指导教师：涂二生老师 完成时间：2010年5月6日 报告成绩： 秒 表 （结合UART0、定时器0设计的实验） 实验目的： 结合UART0和定时器0，设计一个秒表 复习UART0和定时器0的工作原理和应用 熟悉掌握ARM中的程序应用，将理论结合实际 通过本次实验，将以前学的进行结合使用，以检验自己的学习质量 更加熟练了ARM的实验环境 实验仪器： 硬件：Easy-ARM实验开发板一套 计算机一台（内装有ADS1.2及EasyJTAG仿真器） 软件：Windows xp系统，ADS1.2集成开发环境 实验原理： 中断: LPC2131 通过向量中断控制器（VIC）管理中断。外设中断信号需要经过 2 个开关才能到达ARM内核，真正产生异常，逻辑示意图如图4.129所示。如果在VIC中使能了相应外设的中断，外设中断才能到达VIC并向内核发送中断请求；只有使能了内核中断IRQ或者FIQ，内核才能真正产生异常。 使用VIC的IRQ中断处理过程如图4.130所示： 用户程序首先要初始化VIC使能相关中断，然后正常运行用户程序(如图 4.130中的①)； 当有IRQ中断产生时，VIC将会根据中断源设置VICVectAddr寄存器为相应中断服务程序的地址(如图4.130中的②)， 切换处理器工作模式为IRQ模式，并跳转到异常向量表的IRQ中断入口 0(如图4.130中的③)； 读取VICVectAddr寄存器的值然后放入PC程序指针，跳转到相应中断服务程序(如图4.130中的④)； 中断服务中执行相应的中断处理，清除中断标志，(如图4.130中的⑤)； 中断服务完成后，切换回原来的模式，并返回原中断点(如图4.130中的⑥)。 UART0 查询： （1）特性： 16字节收发FIFO； 寄存器位置符合16C550工业标准； 接收器FIFO触发点可为1, 4, 8和14字节； ?? 内置波特率发生器； LPC2131包含使能实现软件流控制的机制。 （2）结构： UART 接收器模块UxRx监视串行输入线RxD的有效输入。UART Rx移位寄存器（UxRSR）通过RxD接收有效的字符。当UxRSR接收到一个有效字符时，它将该字符传送到UARTRx缓冲寄存器FIFO中，等待CPU或主机通过主机接口进行访问。 UART发送器模块UxTx接收CPU或主机写入的数据并将数据缓存到UART Tx保持寄存器FIF（UxTHR）中。UART Tx移位寄存器（UxTSR）读取UxTHR中的数据并将数据 通过串行输出管脚TxD发送。 UART波特率发生器模块UxBRG产生UART Tx模块所使用的定时。UxBRG模块时钟源为VPB时钟（pclk）。主时钟与UxDLL和UxDLM寄存器所定义的除数相除得到 UART Tx模块使用的时钟。该时钟为16倍过采样时钟NBAUDOUT。 中断接口包含寄存器UxIER和UxIIR。中断接口接收几个由UxTx和UxRx发出的单时钟宽度的使能信号。 UxTx 和 UxRx 的状态信息保存在 UxLSR 中。 UxTx 和 UxRx 的控制信息保存在 UxLCR 中。 UART的结构如图4.16所示: VPB 接口提供CPU或主机与UART之间的通信连接。 定时器: (1)概述: LPC2131具有2个32位可编程定时/计数器，均具有4路捕获、4比较路匹配并输出电路。定时器对外设时钟（pclk）周期进行计数，可选择产生中断或根据4个匹配寄存器的设定，在到达指定的定时值时执行其它动作（输出高/低电平、翻转或者无动作）。它还包括4个捕获输入，用于在输入信号发生跳变时捕获定时器值，并可选择产生中断。可用于对内部事件进行计数的间隔定时器，或者通过捕获输入实现脉宽调制，亦可作为自由运行的定时器。 定时器0和定时器1除了外设基地址以外，其它都相同。 (2)定时器特性： 带可编程32位预分频器的32位定时器/计数器； 具有多达4路32位的捕获通道－当输入信号跳变时可取得定时器的瞬时值，也可选择使捕获事件产生中断； 4个32位匹配寄存器： 匹配时定时器继续工作，可选择产生中断； 匹配时停止定时器，可选择产生中断； 匹配时复位定时器，可选择产生中断。 多达4个对应于匹配寄存器的外部输出，