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第第4章章 Verilog逻辑设计介绍逻辑设计介绍 第第 章章 逻辑设计介绍逻辑设计介绍 设计者用Verilog完成： （1）编写文本形式的电路建模描述； （2）编译所完成的描述，验证其语法； （3）编写testbench测试平台文件； （4 ）对模型及其设计功能进行仿真验证； （5）对设计进行综合实现，时序验证。 1 抽象级抽象级(Levels of Abstraction) 抽象级抽象级 Verilog既是一种行为描述的语言Verilog既是一种行为描述的语言，也是一种，也是一种 VerilogVerilog既是一种行为描述的语言既是一种行为描述的语言，，也是一种也是一种 结构描述语言结构描述语言。Verilog。Verilog模型可以是实际电路的不模型可以是实际电路的不 结构描述语言结构描述语言。。VerilogVerilog模型可以是实际电路的不模型可以是实际电路的不 同级别的抽象同级别的抽象。。 同级别的抽象同级别的抽象。。 系统说明系统说明 系统说明系统说明 -设计文档设计文档/算法描述算法描述 设计文档设计文档算法描述算法描述 RTL/功能级功能级 功能级功能级 -Verilog 门级门级/结构级结构级 门级门级结构级结构级 -Verilog 2 4.1 组合逻辑的结构化模型组合逻辑的结构化模型 组合逻辑的结构化模型组合逻辑的结构化模型 结构化模型类似于创建电路图。主要由 Verilog原语和模块连接构成。 Verilog原语 （primitive）： Verilog原语提供基本的逻辑功能，即这 些逻辑功能是预定义的，用户不需要再定义。 原语是Verilog开发库的一部分。大多数 ASIC和FPGA元件库是用这些原语开发的。 原语库是自下而上的设计方法的一部分。 3 原语名称 功能 and Logical And or Logical Or not Inverter buf Buffer xor Logical Exclusive Or nand Logical And Inverted nor Logical Or Inverted xnor Logical Exclusive Or Inverted 4 原语引脚原语引脚(pin)的可扩展性的可扩展性 原语引脚原语引脚 的可扩展性的可扩展性 原语引脚的数目由连接到门上的原语引脚的数目由连接到门上的net 的数量决定的数量决定。。 原语引脚的数目由连接到门上的原语引脚的数目由连接到门上的 的数量决定的数量决定。。 因此当原语输入或输出的数量变化时用户不需要重因此当原语输入或输出的数量变化时用户不需要重 因此当原语输入或输出的数量变化时用户不需要重因此当原语输入或输出的数量变化时用户不需要重 定义一个新的逻辑功能定义一个新的逻辑功能。。 定义一个新的逻辑功能定义一个新的逻辑功能。。 所有门所有门 （除了（除了n