数字设计基础与运用第3章习题解答数字设计基础与运用第3章习题解答.doc

第3章 时序逻辑基础 习题3 3-1 解 该电路的状态图如图3-5所示，为摩尔型电路。 输入序列： 1 1 1 0 0 1 0 1 状态序列：S0 S1 S2 S2 S3 S4 S5 S5 S1 输出序列： 0 0 0 0 0 1 1 0 最后一位输入后电路处于S1状态。 3-2解 该电路的状态表如表3-5所示，为米里型电路。 输入序列： 1 0 1 1 1 0 1 状态序列： A C C D B C C D 输出序列： 0 0 0 0 1 0 0 最后一位输入后电路处于D状态。 3-3 解 逻辑符号如图3-8所示，真值表如表3-6所示，工作波形如图3-9所示。 3-4 解 输出波形如图3-11所示。 3-5 解 Q端波形如图3-13所示。 3-6 解 Q端波形如图3-15所示。 3-7 解 Q端波形如图3-17所示。 3-8 解 各触发器的Q端波形分别如图3-19(a)、(b)、(c)所示。 3-9 解 Q端的输出波形如图3-21所示。 3-10 解 Q1、Q0的输出波形 如图3-23所示。 3-11 解 8进制异步行波加法计数器电路如图3-24所示。 3-12解 4进制异步行波可逆计数器电路如图3-25所示。 3-13 解 5进制异步加法计数器电路如图3-26所示。 3-14 解 8进制同步减法计数器电路如图3-27所示。 3-15 解 4进制同步可逆计数器电路如图3-28所示。 3-16 解 用7493构成的13进制和172进制计数器电路分别如图3-29和图3-30所示，因为13=(1101)2，172=16(10+12。 3-17 分别用74163构成8421BCD和5421BCD加法计数器，并画出全状态图。 解 8421BCD加法计数器及全状态图如图3-31所示，采用同步清0方式变模。 5421BCD加法计数器及全状态图如图3-32所示，采用预置方式变模。根据5421BCD码的编码规律，当QDQCQBQA=0100时，下一个CP脉冲应置入1000；当QDQCQBQA=1100时，下一个CP脉冲应置入0000。因此，当QCQBQA=100时应使74163处于置数状态，即，且预置数。 3-18 直接用74163级联构成256进制同步加法计数器。 解 256进制同步加法计数器电路如图3-33所示。 3-19 用74162构成2?100进制程控加法计数器。当构成41进制计数器时，预置数Y为多少？ 解 程控加法计数器如图3-34所示。当构成41进制计数器时，预置数Y=59并以8421BCD码形式输入。 3-20 解 用预置法和清0法构成的6进制加法计数器及状态图分别如图3-35和图3-36所示。 3-21 解 7进制减法计数器电路、计数状态图和工作波形如图3-37所示。 3-22 解 用74193构成的14进制加法计数器和减法计数器电路分别如图3-38和3-39所示。 3-23 解 ——输出使能，低电平有效，优先级最高； ——异步清0，低电平有效，优先级第2； ——同步清0，低电平有效，优先级第3； ——异步置数，低电平有效，优先级第4； ——同步置数，低电平有效，优先级第5； CP——时钟信号，上升沿有效； D3D2D1D0——预置数输入。 该计数器有异步、同步两种不同的清0方式和异步、同步两种不同的置方式。该计数器的惯用符号如图3-40所示，用它构成的几种8421BCD码计数器电路如图3-41所示。 3-24 用3-23题表3-7中描述的4位2进制同步加法计数器构成256进制计数器。 解 256进制计数器电路如图3-42所示。 3-25 解 该计数器的功能表如表3-8所示。 表3-8 输入 输出 功能说明 CEN D/U LD CP DCBA QD QC QB QA ( ( 0 ( dcba dcba 异步置数 1 ( 1 ( (((( QDn QCn QBn QAn 保持 0 0 1 ( (((( 加法计数 加法计数 0 1 1 ( (((( 减法计数 减法计数 各输入信号的作用如下： ——异步置数控制，低电平有效； ——计数使能，低电平有效； ——减法/加法计数控制，高电平为减法，低电平为加法； DCBA——预置数输入； CP——时钟信号，上升沿有效。 该芯片的逻辑功能为异步置数、计数使能的16进制可逆计数器，其惯用逻辑符号如图3-44所示，用它构成的两种计数规律的10进制计数器如图3-45所示。 3-26 用74161构成24小时计时器，要求采用8421BCD码，且不允许出现毛刺。 解 用74161构