基于FPGA的简单RISC_CUP设计.doc

基于FPGA的简单RISC_CUP设计 计算机科学学院 计算机科学与计算专业 蓝潇莹 摘要：CPU即中央处理单元，它是计算机的核心部件。RISC即精减指令集计算机。它是一种20世纪80年代才出现的CPU，与一般的CPU相比不仅仅是简化了指令系统，而且还通过简化指令系统使计算机结果更加简单合理，从而提高了运算速度。 关键字：FPGA RISC_CPU 取指令 分析指令 执行指令 一、总体概述 计算机进行信息处理可分为两个步骤： 将数据和程序（即指令序列）输入到计算机的存储器中; 从第一条指令的地址起开始执行该程序，得到程序所需的结果，结束运行。它必须具有以下基本功能： 取指令——当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此发出指令地址及控制信号。 分析指令——即指令译码，这是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。 执行指令——根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器、存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令的形成。 RISC_CPU是一个复杂的数字逻辑电路，但他的基本部件的逻辑并不复杂。我们可以把它分成8个基本部件来考虑： 时钟发生器； 指令寄存器； 累加器； RISC_CPU算术逻辑运算单元； 数据控制器； 状态控制器； 程序计数器； 地址多路器。 三、总体框图 RISC_CPU中部件的相互连接关系 三、各模块功能说明及主要程序代码 时钟发生器 时钟发生器clk_gen利用外来的时钟信号clk生成一系列时钟信号clk1、fetch、alu_clk，并送往CPU其他部件。其中，fetch是外来时钟clk的8分频信号，利用fetch的上升沿来触发CPU控制器来执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址；clk1信号用于指令寄存器、累加器、状态控制器的时钟信号；alu_clk则用于触发算术逻辑运算单元。如下为时钟发生器原理图： 其主要的verilog代码见下面模块： module CLC_GEN(clk,reset,clk1,clk2,clk4,fetch,alu_clk); input clk,reset; output clk1,clk2,clk4,fetch,alu_clk; wire clk,reset; reg clk2,clk4,fetch,alu_clk; reg[7:0] state; parameter s1=8 s2=8 s3=8 s4=8 s5=8 s6=8 s7=8 s8=8 idle=8 assign clk1=~clk; always @(negedge clk) if(reset) begin clk2=0; clk4=1; fetch=0; alu_clk=0; state=idle; end else begin case(state) s1: begin clk2=~clk2; alu_clk=~alu_clk; state=s2; end s2: begin clk2=~clk2; clk4=~clk4; alu_clk=~alu_clk; state=s3; end s3: begin clk2=~clk2; state=s4; end s4: begin clk2=~clk2; clk4=~clk; fetch=~fetch; state=s5; end s5: begin