EDA技术实用教程PPT课件-第3章_VHDL设计初步.ppt

EDA技术实用教程 第3章 VHDL设计初步 教学内容: 3.1??组合电路的VHDL描述 3.2??基本时序电路的VHDL描述 3.3??计数器的VHDL设计 3.4??实用计数器的VHDL设计? 教学要求： 通过对VHDL电路示例分析学习，了解用VHDL表达和设计电路的方法，理解VHDL语言现象和语句规则的特点。 VHDL的优点 *易于设计复杂的、多层次的设计。支持设计库和设计的重复使用 *与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。 *有丰富的软件支持VHDL的综合和仿真，从而能在设计阶段就能发现设计中的Bug，缩短设计时间，降低成本。 *更方便地向ASIC过渡 *VHDL有良好的可读性，容易理解。 VHDL与计算机语言的区别 *运行的基础 计算机语言是在CPU＋RAM构建的平台上运行 VHDL设计的结果是由具体的逻辑、触发器组成的数字电路 *执行方式 计算机语言基本上以串行的方式执行 VHDL在总体上是以并行方式工作 *验证方式 计算机语言主要关注于变量值的变化 VHDL要实现严格的时序逻辑关系 3.1 组合电路的VHDL描述 2选1多路选择器 结构体三种描述方式的比较 5. 数据类型 VHDL语言中数据对象(信号、变量、常数)被赋予的类型——规定取值范围和数值类型，即对传输或存储数据的类型作明确的界定。 如Integer（整型）、Bit（位型）等； *VHDL -- 强类型语言 *预定义类型 vs. 自定义类型：---数据类型的分类 已在VHDL标准中预先定义，可直接使用 ，如Integer, Real, Bit等； 按照类型说明的格式自定义用户所需的类型； 9．关键字  VHDL语言中预定义的有特殊含义的英文词语。 用户不能用关键词命名自用对象或用作标识符。 12．文件取名和存盘 1. 逻辑操作符 数据对象： 数据对象定义： 　　类似于容器，可接受不同数据类型的赋值 数据对象类型： 　　信号、变量、常数 1. 条件语句 进程语句： 主要用于设计实体的算法和功能描述，即行为描述； 语法格式 [进程标号:] process( [敏感信号表] ) [进程说明区] begin [进程程序区] end process; 进程说明区：只能定义类型、变量、子程序，不能定义信号； 进程程序区：只能包含顺序语句； 可包含信号和变量两种数据对象： 变量为进程内部对象，不可跨越进程； 信号为实体全局对象，用于与其它实体内模块建立联系； 敏感信号表 可以激活该进程的信号列表 敏感信号表中信号的变化将激活所在进程； 敏感信号表中只能包含信号，不能包含变量； 3.1.4 半加器及其VHDL的描述 WHEN条件选择值可以有四种表达方式； （1）单个普通数值，形如 WHEN 选择值 = 顺序语句； （2）并列数值，形如 WHEN 值/值/值 = 顺序语句； （3）数值选择范围，形如 WHEN 值TO值 = 顺序语句； （4）WHEN OTHERS = 顺序语句； 3.1.5 一位二进制全加器及其VHDL描述 【例3-6】或门逻辑描述 ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder --调用半加器声明语句-例化语句 　　PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a --调用或门声明语句-例化语句 PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT； SIGNAL d，e，f : STD_LOGIC; --定义3个信号作为内部的连接线。 BEGIN u1 : h_adder PORT MAP(a=ain，b=bin，co=d，so=e); --映射语句-例化语句 u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout);