EDA技术实用教程PPT课件-第4章 MAX+plusII应用向导.ppt

第4章 MAX+plusII应用向导 教学内容: 4.1??VHDL输入基本设计流程 4.2??原理图输入设计方法? 4.2 原理图输入设计方法 4.2.1 原理图方式设计初步 *4.2.2 较复杂电路的原理图设计 4.2.1 原理图方式设计初步 原理图编辑流程： 建立设计文件夹?进入原理图设计系统?输入元件? 元件的编辑?连线?命名?保存文件?将当前设计项目设置成工程文件 元器件库： 子目录“prim”下存放的是数字电路中一些常用的基本元件库，例如AND、OR、VCC、GND、INPUT、OUTPUT等。 子目录“mf”下存放的是数字电路中一些中规模器件库，包括常用的74系列逻辑器件等。将这些逻辑电路直接运用在逻辑电路图的设计上，可以简化许多设计工作。 子目录“mega_lpm”下存放的是一些比较大的并可做参数设置的元件，使用中需要对其参数进行设置，在一些特殊的应用场合，可以调用该目录下的元件。 子目录“edif”下存放的是一些符合EDIF格式的元件。 1. 为本项工程设计建立文件夹 假设本项设计的文件夹取名为MY_PRJCT， 路径为：E:\MY_PRJCT。 基本设计步骤： 2. 输入设计项目和存盘 输入元件 图4-22 将所需元件全部调入原理图编辑窗 图4-3 连接好原理图并存盘 * * 第4章 MAX+plusII应用向导 EDA技术实用教程 1. 为本项工程(Project)设计建立文件夹 2. 输入设计项目和存盘 建立文本编辑器对话框 4.1 VHDL输入基本设计流程4.1.1 编辑输入并保存VHDL源文件 注意:文件夹不能用中文,不能带空格,尽量不用数字 选File/Project/Name菜单建立项目名 选File/New菜单，并选text Editor条目，进入文本编辑窗 在文本编辑窗中输入VHDL文件并存盘 File/Project/Save Check 菜单将文件存盘并检查文件的正确性 （文件应以扩展名*.VHD存盘） 设定当前文件为工程 4.1.2 将当前设计设定为工程和选定目标器件 选File/Project/set Project to Current File设定当前文件为工程 选定当前工程的目标器件为EP1K100QC208-3 去掉勾 选择ACEX1K 选择EP1K100QC208-3 选Assign/Device菜单，在指定器件窗口指定ACEX1K系列，并选EP1K100QC208-3器件 图4-16 设定VHDL编译版本号 4.1.3 选择VHDL文本编译版本号和排错 选Compile ?interfaces/VHDL netlist reader settings，设定VHDL编译版本号 选File/Project/Save Compile 菜单，编译设计文件 在全程编译窗口下消去“Use Quartus Fitter…”项 Compile 中 processing fitter setting 关闭用于优化FLEX10K 和ACEXIK系列适配算法的操作: 去掉勾 确定设计文件中的错误 从SNF文件中输入设计文件的信号节点 (1) 建立波形文件 4.1.4 时序仿真 选Max+plus2/waveform Editor菜单,编辑输入信号波形（在波形编辑窗口,选Node/Enter Nodes from SNF菜单将输入和输出端口调入,然后再编辑） 图4-20 列出并选择需要观察的信号节点 (2) 输入信号节点 选Node/Enter Nodes from SNF菜单将输入和输出端口调入 图4-21 在Options菜单中取消Snap to Grid的选择 # (3) 设置波形参量 图4-22 设定仿真时间长度 file?end time 图4-23 为输入信号设定必要的测试电平或数据 (4) 为输入信号加上激励电平并存盘 为输入信号假如时钟激励信号 保存仿真波形文件 .scf 运行仿真器 (5) 运行仿真器并观察分析波形。 选max+plus2/Simulator 菜单进行行为访真 多路选择器mux21a的仿真波形 打开延时时序分析窗 选max+plus2/Time Analyzer 菜单，在Delay Matrix 查看时间特性 mux21a项目的设计层次 (1) 了解设计项目的结构层次。 4.1.5 设计项目的其他信息和资源配置 适配报告中的部分内容 芯片资源编辑窗 (2) 了解器件资源分配情况。 (3) 了解设计项目速度/延时特性