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2017-12-19 发布于河北
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电子技术课程设计FPGA

电子技术课程设计 FPGA 实验班级：微82 姓名：李虹江学号：2008011224 实验一基本组合逻辑电路设计实验1.1 加法器设计一、实验目的： 1、掌握加法器的设计原理工作原理和设计方法； 2、理解逐次进位和超前进位加法器的原理。二、实验原理表1.1 全加器真值表 A B Cin S Co 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 组成多位加法器的基本单元是一位全加器(Full Adder) 。一位全加器的输入为被加数A 、加数B 以及低一位来的进位Cin，输出为本位的和S 及向高一位的进位Co 。根据全加器功能，列出真值表，如表1.1 所示。根据表1.1 可以得到：多比特的全加器可以通过一位全加器和逻辑门得到。根据其结构可以分为逐次进位加法器和超前进位加法器（如图1.2 和图1.3 所示）。逐次进位全加器直接由一位全加器级联得到，结构简单。但是后一级的结果需要等待前一级的进位输出计算完成，多比特的加法器延时较长。超前进位加法器可以缓解这个问题。超前进位加法器是一种通过缩短进位信号的生成时间加快运算速度的电路。这里采用进位产生函数和进位传递函数。其中，P 为进位传递函数，G 为进位产生函数。当G 为1 时，表示A 和B都为1，这时不管Cin 为何值都会产生进位信号，称为进位生成信号。而当P 为1 时，意味着A 和B 中有一个为1，另一个为0，如果Cin 为1，则产生进位，否则没有进位，类似把Cin 的值传给了Co，因此称为进位传递函数。依此类推得到各级的进位分别为： C =G +P C 0 0 0 -1 C =G +P G +P P C