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2017-12-19 发布于河北
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基于FPGA的DDR内存条的控制

2010 2 : 1674-4578( 20 10) 02-0029-03 * 基于 FPGA 的 DDR 内存条的控制李旋, 刘庆华, 廖丁毅 (桂林电子科技大学信息与通信学院, 广西桂林 541004) : 随着数据存储量的日益加大以及存储速度的加快, 大容量的高速存储变得越来越重要内存条既能满足大容量的存储又能满足读写速度快的要求, 这样使得对内存条控制的应用越来越广泛首先介绍了内存条的工作原理, 内存条电路设计的注意事项, 以及如何使用 FPGA 实现对 DDR 内存条的控制, 最后给出控制的仿真波形 : FPGA; DDR 内存条; PCB 电路设计 : TP333 : A 1 DDR DDR SDRAM , DDR SDRAM DDR SDRAM , hy- n x 1GB HYM D564M 646CP6-J , 1 1 CS# RA S# CA S# W E# A dd ress 1 DDR SDRAM N OP L H H H X A CT IV E L L H H Bank / row REA D L H L H Bank / col W R ITE L H L L Bank / col 2 BU R ST TERM IN ATE L H H L X PRECHARG E L L H L Code R EFR ESH L L L H X 3 LOAD MO DE R EG ISTER L L L L Op-cod e 1 IDEL , CK , R ow act ve, DDR SDRAM bank row NO P , DDR t R CD [ 1] SDRAM 1 2 : ( 1) , 200u s , CK E , NOP DESELE CT DDR SDRAM , DDR ( 2) precharge a ll ( 3) SDRAM , DDR SDRAM ( BA 1 BA 0) DLL( 4) , 5% [ 2] ( BA 1, BA 0) DLL( 5 ) pre- DDR SDRAM charge a ll( 6) 2 ( Au to re fresh ) ( DQS) , ( 7) 200