可编程逻辑设计期中设计-四位加法器.docVIP

可编程逻辑期中实验报告 09级通信2班 0938095涂杨庭溱 0938092谢倩 PAGE \* MERGEFORMAT 19 可编程逻辑设计 实 验 报 告 09通信二班 小组成员：%%%%%%%%%%%%%%% 可编程逻辑期中实验报告 实验题目：四位加法器的quartus II设计 二、实验内容： 认证过程，quartusII软件License的申请 具体步骤： 1、打开quartus II软件，点击菜单栏中的tools项，选择License setup，如图所示： 2、在出现的Option对话框中，单击Web License Update，如图所示： 3、在弹出的对话框中选择Connect to Altera Licensing Centre，单击OK 4、OK之后的结果如图所示 5、点击“Quartus II Web Edition software licensing center and follow the instructions there.” 6、选择Get One-time Access，进入如下页面，并填写相关内容： 7、点击Establish One-Time Access，进入如下界面： 8、获取本机MAC地址，具体步骤如图所示 将本机的MAC地址填到“Enter your network interface card (NIC) number”后边的方框中，并选择“Academic: Only for academic/education/hobby purposes”。然后点击continue。 9、这时，管理员会往所填写的邮箱中发送License，进入邮箱接收。 10、然后再打开License Setup，在License File 选项框中将刚刚下载的附件，即你的License选中，点击OK即可。 设计流程：FPGA关于四位全加器的设计 实验原理： 半加器的真值表： 由真值表可得：Ph=A⊕B Ch0=AB A B Ph Ch0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 全加器的真值表： 由真值表可得：P=A⊕B⊕C =Ph⊕C C0=AB+(A⊕B)C=Ch0+ PhC A B Ci P C0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 1 1 1 1 仿真流程： 设计方法一：VHDL语言设计顶层文件 创建VHDL文件 设计分析与思路： 用半加器和或门逻辑单元构成的一位全加器作为底层模块，将四个一位全加器来连接生成四位全加器。四位全加器VHDL源代码： 源代码： h_adder.vhl文件： --半加器 library ieee; use ieee.std_logic_1164.all; entity h_adder is port (a,b:in std_logic; so,co:out std_logic); --定义半加器实体的输入、输出端口 end h_adder; architecture bh of h_adder is begin so=a xor b; --“异或”运算 co=a and b; --“与”运算 end bh; or1.vhl文件： --或逻辑单元 library ieee; use ieee.std_logic_1164.all; entity or1 is port(a,b: in std_logic; c: out std_logic); --定义或门的输入、输出端口 end entity or1; architecture one of or1 is begin c=a or b; --“或”运算 end architecture one; f_adder.vhl文件： --一位全加器 library ieee; use ieee.std_logic_1164.all; entity f_adder is port(ain,bin,cin:in std_logic; cout,sum: out std_logic); --定义全加器的输入输出端口 end entity f_adder; architecture hh of f_adder is component h_adder --调用库元件“半加器” port (a,b:in std_logic; so,co:out std_logic); end comp