verilog复习提纲.docx

感谢 张 孙D触发器：同步时序触发是输出信号q和qn与时钟的上升沿同步，也就是reset=0时不会马上出发还需要满足clk=1时，输出q和qn才会翻转。异步时序触发是输出信号q和qn在reset=0时立刻翻转同步时序图像：异步时序图像：D触发器程序代码：功能模块：`timescale 1ns/1nsmodule DFF (rest,d,clk,q,qn); input rest,d,clk; output reg q,qn; /* //not same step always@(posedge clk,negedge rest) if(!rest) begin q=0; qn=1;endelse begin q=d; qn=!d; end *///same step always@(posedge clk) if(!rest) begin q=0; qn=1; end else begin q=d; qn=!d; end endmodule Tb模块 ：`timescale 1ns/1nsmodule DFF_TB ; reg rest_i,d_i,clk_i; wire q_o,qn_o; DFF DUT(.rest(rest_i),.d(d_i),.clk(clk_i), .q(q_o),.qn(qn_o)); always #5 clk_i=!clk_i; initial begin clk_i=0; rest_i=0; #50 d_i=1; rest_i=1; #50 d_i=0; #40 d_i=1; #40 rest_i=0; #100 rest_i=1; #1000 $stop; end endmodule 分频器：所谓分频器就是把原有的高频clk信号分为低频输出信号，就是相同时间输出比输入的信号周期更少。如下图，clk_in信号一个周期是10ns，clk_out信号一个周期是80ns，所以下图是一个8分频，对Divider_count赋值可以实现2^n的分频， clk_in的定义是为了方便时钟控制信号，例如实现同步时序或异步时序；n_rst的定义是复位的意思，是为了使得设计出的电路跑飞时可以重新工作，clk_out是输出，Divider_counter是中间变量，使用它计数，赋值实现功能，不能在input，output中定义，令外，程序中注释掉得程序可以实现4分频，是利用逻辑比较的方法，比较特殊不是所有分频都可以用，此外想用这段程序前面定义的变量要改改。本程序的key就是10行，23行和24行：10行任意2^n分频，23行计数，24行赋值，详析：因为本程序是8分频，所以counter定义了3位，来源于(2^3)-1=2^2+2^1,计数：000，001，010，011，100，101，110，111，赋值：根据最高位来赋值八分频图像：(1)功能模块：`timescale 1ns/1nsmodule divider_4(clk_in,n_rst,clk_out); input clk_in,n_rst; output clk_out; reg clk_out; parameter Divider_count=3; //set the number of divider----2^3=8 reg [Divider_count - 1:0] counter; always @ (posedge clk_in,negedge n_rst) if(!n_rst) begin clk_out=0; counter=0; end else //*/ begin counter=counter+1; clk_out=counter[Divider_count - 1]; end //*/ /* begin if((counter==0)||(counter==1)) clk_out=0; else clk_out=1; if(counter==3) counter=0; else counter=counter+1; end */endmodule(2)tb模块：`timescale 1ns/1nsmodule divider_4_tb; reg clk_in_i,n_rst_i; wire clk_out_o; divider_4 DUT(.n_rst(n_rst_i), .clk_in(clk_in_i), .clk_out(clk_out_o) ); always #5 clk_in_i=!clk_in_i; initial begin clk_in_i=0; n_rst_i=0; #50 n_rst_i=1; #200 n_rst_i=0; #100 n_rst_i=1; #1