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DSP系统硬件设计时需注意的几个问题 　 王立华1，刘志军1，高光金2，邵玉芹2 时间:2009年12月15日 字 体: 大 中 小 关键词:DSP电平变换 摘?? 要： 介绍了DSP系统在设计时需要注意的电源、时钟、电平变换、扩展电路时序、多余引脚的处理等问题，并提出了相应的解决方法。关键词： DSP? 电源? 时钟? 电平变换 　　目前DSP已广泛应用于工业控制、音视频处理、通信等各个领域，并且随着集成电路技术的发展，DSP芯片的速度越来越快，功能越来越强大。如TI公司必威体育精装版推出的TMS320C6416T因采用了90nm技术，主频已达到1GHz。由于DSP的主频高，电源电压和核电压不同，输入输出逻辑复杂，因而对应用系统的硬件设计也提出了更高的要求。电路设计时都会遇到DSP电源和时钟的处理、I/O引脚的逻辑电平兼容、外围扩展电路时序、多余引脚的处理等问题,而这些最基本问题的妥善解决是设计一种性能优良的DSP应用系统的前提条件。下面就以TI 公司的DSP为例介绍DSP系统在设计时需要注意的几个问题。1? 电? 源1.1 电源供电　　在DSP芯片内部一般有5种典型电源：CPU核电源、I/O电源、PLL(Phase Locked Loop)电源、Flash编程电源和模拟电路电源(其中后2种仅C2000系列有)。这几种电源在设计时都要由各自的电源供电，并且模拟和数字电路要独立供电，数字地与模拟地要分开，单点连接。模拟电源一般由（有噪声的）数字电源产生，主要有2种产生方式：一种是数字电源与模拟电源以及数字地与模拟地之间加铁氧体磁珠(ferrite bead)或电感构成无源滤波电路，如图1所示。铁氧体磁珠在低频时阻抗很低，而在高频时阻抗很高，可以抑制高频干扰，从而滤除数字电路的噪声。这种方式结构简单，能满足大多数应用的要求；另一种是采用多路稳压器的方法，如图2所示。该方法能提供更好的去耦效果，但电路复杂，成本高，使用时应注意模拟地和数字地必须连在一起。通常每个电源引脚要加1个10～100nF的旁路电容，以起电荷池的作用，平滑电源的波动，减少电源上的噪声。一般旁路电容采用瓷片电容。在PCB四周还要均匀分布一些4.7～10μF大的电容，以避免产生电源和地环路。设计时尽量采用多层板，为电源和地分别安排专用的层，同层上的多个电源、地用隔离带分割，并且用地平面代替地总线。DSP都有多个接地引脚，且每个引脚都要单独接地，因此应尽可能地减少负载数量。 1.2 上电次序　　在设计DSP供电电源时，一般要求CPU内核电源先于I/O电源上电，后于I/O电源掉电。但CPU内核电源与I/O电源供电时间相差不能太长，一般不能大于1秒，否则会影响器件的寿命或损坏器件。为保护DSP器件，应在CPU内核电源与I/O电源之间加一肖特基二极管。具有上电次序控制的DSP电源电路如图3所示。 2? 时? 钟2.1 DSP系统的时钟电路　　DSP系统中时钟电路主要有3种：晶体电路、晶振电路和可编程时钟芯片电路。　　(1)晶体电路最为简单，只需晶体和2个电容，但驱动能力差，不能提供多个器件使用，频率范围小(20k～60MHz)，使用时须注意配置正确的负载电容，以使输出的时钟频率精确、稳定。TI DSP芯片除C6000和C5510外，内部含有振荡电路，可使用晶体电路产生所需的时钟信号。但也可不使用片内振荡电路，直接由外部提供时钟信号。　　(2)晶振电路频率范围宽（1～400MHz），驱动能力强，可为多个器件使用。但由于晶振频率不能改变，多个独立的时钟需要多个晶振。另外在使用晶振时，要注意时钟信号电平，一般晶振输出信号电平为5V或3.3V，对于要求输入时钟信号电平为1.8V的器件(如VC5401、VC5402、VC5409和F281X等)，不能选用晶振来提供时钟信号。　　(3)可编程时钟芯片电路由可编程时钟芯片、晶体和2个外部电容构成。有多个时钟输出，可产生特殊频率值，适于多个时钟源的系统，驱动能力强,频宽最高可达200MHz，输出信号电平一般为5V或3.3V。常用器件为CY22381和CY2071A。　　目前TI DSP工作频率已高达1GHz，为降低时钟的高频噪声干扰，提高系统整体的性能，设计时通常使用频率较低的外部参考时钟源。为此须采用可编程时钟芯片电路，因它可以在在线的情况下，通过编程对系统的工作时钟进行控制，以保证在较低的外部时钟源时，通过其内部集成的PLL锁相环的倍频，获得所希望的工作频率。同时通过在DSP内部对时钟进行编程控制，也能较好地满足不同应用的要求。例如对于自动化仪表、便携式仪器以及家电等应用场合，往往希望有较低能耗，这时可通过编程，使DSP工作在较低频率，甚至可以设定为固定分频模式，并关断内部的锁相环相关电路，使其功耗最小。而对于数字信