SoC设计与验证.ppt

SoC设计与验证 实验一 RTL设计 本课程的学习内容 SoC设计方法：基于IP的方法 SoC的设计实现（自顶向下）：软件实现，硬件实现（逻辑仿真、逻辑综合、物理设计） 物理设计：由于时间的关系，作为选做内容 下面的内容，结合项目设计实验进一步学习和实践基于IP的设计方法和自顶向下的设计实现方法 Turbo Eagle SoC 体系结构 IP模块 CPU DSP 外围接口 存储器 BUS 软件 第三讲 内容 RTL级设计 TE的RTL设计 RTL设计 Register Transition Level寄存器传输级设计是一种硬件结构形式 RTL设计中数据来自寄存器，计算完成后的结果存入寄存器，即设计以寄存器为边界构建 寄存器：多位的时序逻辑（触发器和锁存器），用于存储电路状态 RTL：行为和结构混合设计 RTL设计－－有限状态机 设计以寄存器为边界构建 RTL设计－－流水线结构 时序逻辑：register 基于锁存器和触发器的设计 在一个时钟周期内，组合逻辑完成一次计算，把计算结果存到时序逻辑中 RTL级设计－－设计输入 利用硬件描述语言可以对RTL级的设计进行设计输入 Verilog中一般利用过程结构（initial，always），引入寄存器，构建RTL级设计 逻辑综合器可以对RTL级HDL进行优化实现 RTL级设计－－逻辑综合 逻辑综合器可以将RTL级的HDL转换为寄存器和组合逻辑结构，并映射到具体的工艺库 逻辑综合器是自顶向下设计流程中最关键的EDA工具之一 自顶向下的设计方法 逻辑综合器使得自顶向下的设计方法成为可能 ASIC和SoC的设计方法取代全定制方法，成为数字VLSI的主流方法 ASIC是基于标准单元的方法，而SoC是基于IP的方法 第三讲 内容 RTL级设计 TE的RTL设计 实验目的 掌握基于IP集成的SoC的设计方法 进一步熟悉和掌握利用cadence工具进行自顶向下的设计实现的过程 完成IP集成、逻辑仿真以及逻辑综合过程 实验内容 在现有的Turbo Eagle设计的基础上，增加一个IP软核PCI bridge，实现系统对外部PCB板上的PCI总线接口的支持 RTL设计：增加PCI软核 软件设计：增加PCI软核需要的软件，并编译实现 逻辑仿真：PCI单元仿真和全系统仿真 设计实现：对新的TE进行逻辑综合和物理设计 时间安排（第二周－－第八周） 第二周－第三周：IP集成方法（包括PCI IP核的RTL设计） 第四周－第五周：包括PCI IP的Turbo Eagle的逻辑仿真 第六周－第七周：逻辑综合和门级仿真 第八周：项目检查 实验要求 设计内容：完成软核的集成、软件设计和实现、逻辑仿真和逻辑综合的内容，物理设计为选做内容 设计报告：提交设计报告 考察方式：设计数据和设计报告各占据期末成绩的50％ 参考文件：570/starter_kit/slides/下的文件 实验：第一部分 PCI软核的逻辑设计与集成 PCI总线IP RTL设计 软件设计 PCI软核的逻辑设计与集成 PCI软核 The PCI-Bridge HDL code软核的RTL描述文件 A full standalone testbench ready for simulation Example C firmware for the Leon to program the PCI-Bridge 提供给我们软核（在starter kit目录下），我们要利用软核实现IP集成，包括硬件集成和软件实现 并对集成后的系统进行验证和实现 项目设计：RTL设计 PCI总线的工作原理 PCI总线IP的结构 PCI总线IP的仿真验证 IP集成 软件实现（不作要求） PCI总线的工作原理 参考”PCI local bus specification” PCI总线的spec 总线的信号 总线的工作 The PCI Bus PCI Special Interest Group: Developed in 1993 for Intel Personal Computers PCB板上的总线，在PC中连接各种外围设备 The PCI Bus：Specifications Synchronous 33 MHz transfers, 33MHz x 4byte = 132Mb/sec 32 Multiplexed Address/Data Lines (saves pins and cost) Basic Transfers: 1) Address Phase, 2) Data Phase CPU Architecture independent (also used by Sun, Apple etc.) Supports PlugPlay with Confi