数字竞赛抢答器课程设计Verilog语言实现.doc

可编程器件与应用课程设计报告 姓 名： XXX 学 号： XXXXXXXXXX 专业班级： 信息XXX 题 目： 数字式竞赛抢答器 指导老师： 一、绪论 背景： 随着电子技术的发展，可编程逻辑器件（PLD）的出现，使得电子系统的设计者利用EDA（电子设计自动化）软件，就可以独立设计自己的专用集成电路（ASIC）器件。可编程逻辑器件是一种半导体集成器件的半成品。在可编程逻辑器件的芯片中按一定方式（阵列形式或单元阵列形式）制作了大量的门、触发器等基本逻辑器件，对这些基本器件适当地连接，就可以完成某个电路或系统的功能。 　　抢答器控制系统是工厂、学校和电视台等单位举办各种智力竞赛等娱乐活动中经常使用的重要基础设备之一。目前设计抢答器的方法很多，例如用传统的PCB板设计、用PIC设计或者用单片机设计。而用V可以更加快速、灵活地设计出符合各种要求的抢答器，优于其他设计方法，使设计过程达到高度自动化。本文介绍的路数抢答器基于V语言、以EDA技术作为开发手段、采用CPLD（复杂的可编程逻辑器件）作为控制核心设计而成。与传统设计相比较，不仅简化了接口和控制，也提高了系统的整体性能和工作可靠性，具有电路简单、成本低廉、操作方便、灵敏可靠等优点。 抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合，但目前所使用的抢答器存在分立元件使用较多，造成每路的成本偏高，而现代电子技术的发展要求电子电路朝数字化、集成化方向发展，因此设计出数字化全集成电路的多路抢答器是现代电子技术发展的要求/****************************************************************** 顶层模块信号定义： clk:基准时钟输入信号；k1,k2,k3,k4：抢答按钮输入信号;seg:数码管段输出引脚； sl:数码管位输出引脚；add_min:加减分按键；key_state:加减分模式选择按键； reset:初始5分设置键信号；judge:裁判员抢答开始键信号；o5：超时信号； o1、o2、o3、o4：抢答组别LED显示输出信号；buzz:示警输出信号；******************************************************************/ module qiangdaqi(clk,k1,k2,k3,k4,seg,sl,add_min,key_state,reset,judge,o1,o2,o3,o4,o5,buzz,vg,sel); input clk,k1,k2,k3,k4,add_min,key_state,reset,judge; output[7:0] seg; output[3:0] sl; output reg sel; output o1,o2,o3,o4,o5,vg; output buzz; reg [3:0] vg=0010; wire o1,o2,o3,o4; wire[3:0] s1,s2,s3,s4; /* 模块引用 */ sel Q1(clk,k1,k2,k3,k4,judge,o1,o2,o3,o4,o5,buzz); //调用抢答信号锁存显示电路 count Q2(clk,o1,o2,o3,o4,add_min,key_state,reset,s1,s2,s3,s4); //调用计分电路 dled Q3(seg,sl,s1,s2,s3,s4,clk); //调用数码管显示电路 endmodule /**************************************************************** 信号锁存电路信号定义： CLK：时钟信号；K1、K2、K3、K4、K5、K6：抢答按钮信号； out1、out2、out3、out4、out5、out6：抢答LED显示信号； judge:裁判员抢答开始信号；buzzout:示警输出信号；flag:答题是否超时的标志； ****************************************************************/ module sel(clk,k1,k2,k3,k4,judge,out1,out2,out3,out4,out5,buzzout); input clk,k1,k2,k3,k4,judge; output out1,out2,out3,out4,o