北京邮电大学数字电路与逻辑设计实验报告.docx

北京邮电大学数字电路与逻辑设计实验报告学院：xxxx学院姓名：xxx班级：xxxxxxxxxx学号：xxxxxxxxxx实验一 QuartusII 原理图输入法设计与实现实验目的熟悉用Quartus II原理图输入法进行电路设计和仿真；掌握Quartus II图形模块单元的生成与调用；熟悉实验板的使用。实验所用仪器及元器件计算机；直流稳压电源；数字系统与逻辑设计实验开发板。实验任务要求用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。用实验（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。用3线-8线译码器（74LS138）和逻辑门设计实现函数，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。实验原理图及仿真波形图半加器【实验原理图】【仿真波形图】【仿真波形图分析】由波形图可以看出，真值表如下：absoco0000011010101101由此可得，，满足半加器的设计要求。全加器【实验原理图】【仿真波形图】【仿真波形图分析】由波形图可以看出真值表如下：ainbincinsumcout0000000110010100110110010101011100111111用分别表示信号ain、bin、cin、sum和cout，则可得逻辑表达式为满足全加器的设计要求。3线-8线译码器实现函数【实验原理图】【仿真波形图】【仿真波形图分析】由波形图可得真值表如下：ABCF00010011010101101000101011001111则逻辑表达式为。实验二 用VHDL 设计与实现组合逻辑电路实验目的熟悉用VHDL语言设计组合逻辑电路的方法；熟悉用Quartus II文本输入法进行电路设计；熟悉不同的编码及其之间的转换。实验所用仪器及元器件计算机；直流稳压电源；数字系统与逻辑设计实验开发板。实验任务要求用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，7段数码管显示输出信号。用VHDL语言设计实现一个8421码转换为格雷码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。用VHDL语言设计实现一个4人表决器，多数人赞成决议则通过，否则决议不通过，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。实验VHDL代码及仿真波形图数码管译码器【VHDL代码】library ieee;use ieee.std_logic_1164.all;entity seg7_1 isport (a:in std_logic_vector(3 downto 0);b:out std_logic_vector(6 downto 0);c:out std_logic_vector(7 downto 0));end seg7_1;architecture seg7_1_arch of seg7_1 isbeginprocess(a)beginccase a iswhen0000=b=1111110;--0when0001=b=0110000;--1when0010=b=1101101;--2when0011=b=1111001;--3when0100=b=0110011;--4when0101=b=1011011;--5when0110=b=1011111;--6when0111=b=1110000;--7when1000=b=1111111;--8when1001=b=1111011;--9when others=b=0000000;end case;end process;end;【仿真波形图】【仿真波形图分析】由波形图及共阴极数码管各段的含义可以得出如下真值表：ab显示数字000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119对于a不在表内的其他取值b均为“0000000”，数码管对应不显示数字。该设计符合要求。8421码转格雷码【VHDL代码】library ieee;use ieee.std_logic_1164.all;entity CodeTransfer isport(a:in std_logic_vector(3 downto 0);b:out std_logic_vector(3 downto 0));end CodeTransfer;archit