基于FPGA的频率计的设计和实现 数字电子技术课程设计.doc

 摘 要 VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性。为适应实际工作的需要，本文在简述频率测量的基本原理和方法的基础上，提供一种基于FPGA的频率计的设计和实现过程，用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。目录 设计要求 1 1、方案论证与对比 1 1.1方案一 1 1.2方案二 1 2、设计原理及其实现过程 2 2.1设计总原理 2 2.2块设计和相应模块程序 3 2.2.1 外围电路模块 3 2.2.2 分频模块 5 2.2.3 位选模块 5 2.2.4 时钟模块 7 2.2.5 计数模块 7 2.2.6 BCD码转换模块 9 2.3电路调试 10 2.4引脚锁定 11 3、课程设计结论及心得体会 12 4、仪器仪表清单 13 5、参考文献 13 6、致谢 13 附录：完整程序程序 14  频率计设计 设计要求 输入频率信号FSIN； 范围1Hz～1MHz,波形可以是正弦波、三角波、方波和其他任何有固定频率的信号，信号的幅值0.5V～5V； 1、方案论证与对比 1.1方案一 图1系统原理框图 采用数字逻辑电路制作，用IC芯片拼凑焊接实现，其特点是直接用IC组合而成，简单方便，但由于使用的器件较多，连接复杂，体积大，功耗大。焊点和线路较多使得测量的精度和稳定性不足 1.2方案二 采用复杂可编程逻辑器件(CPLD)制作,利用EDA软件编程，下载烧制实现功能，将所有的器件集成在一块芯片上，体积大大的缩小的同时稳定性和精度也大大的得到了提升，并且可以用EDA软件仿真，调试，每个人都可以设计自己的代码，提高了开发的效率，缩短了开发周期，降低了开发成本，易于进行功能扩展。实现方法灵活，调试方波，修改容易。 经比较本设计采用了方案二。 图2 系统原理框图 2、设计原理及其实现过程 2.1设计总原理 该程序通过元件例化实现，共分成五个部分，分别为分频（fp）程序、位选（wx）程序、时钟（sz）程序、计数（js）程序、BCD转换（bcd）程序。通过五个模块相互配合实现简易数字频率计的功能。 系统原理图如图3示，其实现过程为：欲测试的方波信号首先通过分频模块，产生10倍，100倍，1000倍及本来方波信号共四路方波信号，四路信号送入位选功能模块，通过四个输入按键控制经过分频处理后的四路方波的选择，此两个模块即实现四个测试档位的功能。该模块所选择的方波信号送入计数模块，从而得到输入方波的信号频率，然后送入最后的BCD转换模块，将四位十进制数据转化成四组4位BCD码。计数模块为一分频程序，是为产生一个0.5Hz的时钟脉冲送入计数模块，用以对方波频率测试。本次简易数字频率计设计系统共分为五个功能模块，如上图所示，分别为分频模块，位选模块，时钟模块，计数模块和BCD码转换模块。五部分功能模块中，分频模块完成对于预测试的方波进行分频，输出四路分别为原方波频率的1倍，1/10倍，1/100倍，1/1000倍频率的方波，分频后的四路方波信号送入第二功能模块，即位选模块，此模块完成四个档位的设计功能，选择一路输出，送入到计数模块当中，技术模块的计数时钟频率必须为0.5Hz，系统的时钟频率需要经过时钟模块进行分频得到，计数结果即为相应档位下的数值，然后经过BCD码转换模块转换为四位BCD码输出，到此，整个系统功能设计完成。施密特触发器电路是一种特殊的数字器件，一般的数字