EDA技术与VHDL编程.ppt

第二章 可编程逻辑器件 重点内容： 可编程逻辑器件概述 PLD内部结构的表示方法 CPLD的基本结构和工作原理 FPGA的结构和工作原理 FPGA的配置方式 CPLD/FPGA的应用选型 一、 可编程逻辑器件概述 互补输入缓冲电路 三态输出缓冲电路 与或逻辑 CPLD的基本结构 Lattice公司的CPLD Altera公司的CPLD 可编程逻辑阵列块； 输入/输出块； 互联资源； FPGA的基本结构 Altera公司的FPGA Xilinx公司的FPGA 主动串行配置模式（AS）； 被动串行配置模式（PS）； 主动并行配置模式（AP）； 被动并行同步配置模式（PPS）； 被动并行异步配置模式（PPA）； 被动串行异步配置模式（PSA）； 菊花链配置模式； JTAG配置模式； 器件逻辑资源的选择 芯片速度的选择 器件功耗的选择 器件封装的选择 CPLD/FPGA的选择 第三章 VHDL硬件描述语言 HDL硬件描述语言 HDL语言的种类 VHDL语言的特点 VHDL和Verilog的比较 VHDL的硬件环境 实体（Entity）； 结构体（Architecture）； 配置（Configuration）； 包集合（Package）； 库（Library）； 对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； 使用有意义的信号名、端口名、函数名和参数名； 信号名长度不要太长； 对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； 对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； 对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； 对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； 当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； 尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； 在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等； 使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； 每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性； 建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； 在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； 在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序： 输入信号的clk、rst、enables other control signals、data and address signals。然后再申明输出信号的clk、rst、enalbes other control signals、data signals； 在例化模块时，使用名字相关的显式映射而不要采用位置相关的映射，这样可以提高代码的可读性和方便debug 连线错误； 如果同一段代码需要重复多次，尽可能使用函数，如果有可能，可以将函数通用化，以使得它可以复用。注意，内部函数的定义一般要添加注释，这样可以提高代码的可读性； 尽可能使用循环语句和寄存器组来提高源代码的可读性，这样可以有效地减少代码行数； 对一些重要的always 语句块定义一个有意义的标号，这样有助于调试。注意标号名不要与信号名、变量名重复； 代码编写时的数据类型只使用IEEE 定义的标准类型，在VHDL 语言中，设计者可以定义新的类型和子类型，但是所有这些都必须基于IEEE 的标准； 在设计中不要直接使用数字，作为例外，可以使用0 和1