内存储器和存储体系.ppt

第五章 内存储器和存储体系 5.1 存储器概述 1. 三级存储体系结构 主存 存放计算机运行时的程序和数据 高速缓存Cache（强调速度） 位于主存和CPU之间，存取速度和CPU匹 配，高于主存 外存（强调容量） 存放当前暂时不用的程序、数据或需要永 久保存的信息 三级存储层次结构 2．半导体存储器的分类 3．半导体存储器的性能指标 存储容量 存取时间TA 存储周期TM 存储带宽 5.2 读写存储器RAM 1. 静态存储器SRAM 信息存放于双稳态触发器中 不掉电时其保存的信息不会丢失 2. 动态存储器DRAM 信息存放于电容 即使不掉电，由于电容的电荷泄露也会导致信息丢失，所以必须及时进行电路刷新 5.3 存储器与CPU的连接 考虑的问题： CPU总线的负载能力 CPU与存储器的速度匹配问题 存储器地址分配与译码 1．存储器地址分配与译码 一个存储器往往由一定数量的芯片构成 地址信号线的两种选择： 选择存储芯片（片选） 选择芯片内部的存储单元（字选） 片选信号外部译码电路的两种译码方法： 全译码法 将除去片内寻址的地址线外的全部高位地址线用于地址译码 部分译码 将除去片内寻址的地址线外的部分高位地址线用于地址译码 2．存储芯片与CPU的连接 位扩展（N*M1?N*M2） 芯片的字数和存储器的字数是一致的，只在位数方向扩展（扩字长） 将各存储芯片的地址线、片选线和读/写线相应地并联 数据线分别连接 位扩展示意图 64K*1 ? 64K*8 字扩展（N1*M?N2*M） 芯片位数与存储器位数一致，只在字数方向扩展（扩字数） 将芯片的地址线，数据线，读/写线并联 片选信号区别连接 字扩展示意图(16K*8 ? 64K*8) 字位同时扩展示意图 1K*1 ? 4K*8 5.4 并行存储器 8086的存储器组织——多模块交叉 字数据在存储器中的存放 规则字—从偶地址开始的字 不规则字—从奇地址开始的字 注意：读取一个规则字需要一个读周期，而 读取一个非规则字需要两个读周期。 * * CPU寄存器组 高速缓冲存储器 Cache 主存储器 磁带、磁盘 光盘 多 级 存 储 体 系 结 构 存取速度快 位成本高 容量小 存取速度慢 位成本低 容量大 CPU 主存 (DRAM、ROM) 高速缓存 （SRAM） 外存 (磁盘/带、光盘) 双极型RAM MOS型RAM 静态SRAM 动态DRAM 掩膜式ROM 可编程PROM 可擦式EPROM 电可擦式EEPROM 随机存储器RAM 只读存储器ROM 闪存 =N*M（存储单元*单元存储位） =数据写入或读出的时间 =连续2次读/写间隔的最小时间 =单位时间里存取的信息量 64K*1 7 I/O 64K*1 6 I/O 64K*1 5 I/O 64K*1 4 I/O 64K*1 3 I/O 64K*1 2 I/O 64K*1 1 I/O 64K*1 0 I/O D0 … D7 A0 … A15 片选 读/写 片选 A13~A0 16K*8 读写 D7~D0 片选 A13~A0 16K*8 读写 D7~D0 片选 A13~A0 16K*8 读写 D7~D0 片选 A13~A0 16K*8 读写 D7~D0 译 0 码 1 器 2 3 片选 读写 D0~D7 A15~A0 A15、A14 A13~A0 片内寻址 选片 1 1K*1 0 1K*1 7 1 1K*1 0 1K*1 7 1 1K*1 0 1K*1 7 1 1K*1 0 1K*1 7 芯片组(组内位扩展， 1K*1 ? 1K*8) 芯片组间字扩展， 1K*8 ? 4K*8 ( 1K*1 ? 1K*8 ? 4K*8 ) 片内地址线 总地址线 芯片组 芯片总数 1K*1?32K*8 512*4?8K*8 32 16 13 9 256 32 15 10 00000H 00001H FFFFEH FFFFFH 偶地址 存储模块 （低字节） 奇地址 存储模块 （高字节） D7~D0 D8~D15 A19~A1 A0 BHE 1 0 1 0 A0 无效 1 在低8位进行字节传送 1 在高8位进行字节传送 0 全字传送 0 特征 BHE