时序逻辑之计数电路.docVIP

时序逻辑之计数器或分频器 I数控分频器 思路 分频器就是计数器，区别就在于前者是数控的，因此只要把计数器改变下就行。 给计数器增加一个8位预置端，然后把具体进制计数器中的计数上限改成预置端的值即可。 也就是如下代码：if(CNT=D) then CNT:cout=1; else CNT:=CNT+1 ; cout=0 ; end if; 2程序代码 A我的程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter is port(clk:in std_logic; D:in std_logic_vector(7 downto 0); fout:out std_logic); end counter; architecture behave of counter is signal cout:std_logic; begin process(clk) variable CNT:std_logic_vector(7 downto 0); begin if(clkevent and clk=1) then if(CNT=D) then CNT:cout=1; else CNT:=CNT+1;cout=0; end if; end if; end process; fout=cout; end behave; B．书上的程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dvf is port(clk:in std_logic; D:in std_logic_vector(7 downto 0); fout:out std_logic); end dvf; architecture arc of dvf is signal full:std_logic; begin p_reg:process(clk) variable cnt8:std_logic_vector(7 downto 0); begin if clkevent and clk=1 then if cnt8then cnt8:=D; full=1; else cnt8:=cnt8+1; full=0; end if; end if; end process p_reg; p_div:process(full) variable cnt2:std_logic; begin if fullevent and full=1 then cnt2:=not cnt2; if cnt2=1 then fout=1; else fout=0; end if; end if; end process p_div; end; 3.效果与现象 实验现象用蜂鸣器验证。当在输入端预置不同的数时，蜂鸣器发出不同的音调。 可以想见，只要输入适当的频率，完全可以利用FPGA实现一个简易的电子钢琴。 II按键+计数器 1.思路 通过按键控制计数器进制的切换，大体思路与数控分频器的实现是一样的，只是加了一个按键。 在程序结构组织上想到了两种方法。一个是采用多进程。共有3个进程，分别是按键进程，加法计数进程，译码进程。另一个是采用元件例化的方法。分别例化按键，计数器，译码器三个元件，简洁明了。 2.程序代码 A．多进程 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt is port(clk:in std_logic; key:in std_logic; SM:out std_logic_vector(7 downto 0); cout:out std_logic); end cnt; architecture behave of cnt is signal system:integer range 9 downto 0; signal cqi:std_logic_vector(3 downto 0); signal p:std_logic_vector(24 downto 0); begin process(key) --按键进程 variable flag:std_logic:=0; begin if keyevent and key=0 then flag:=not flag; end if; if flag=1 then system=8; else syst