电子线路设计实验报告多功能数字钟设计.docVIP

华中科技大学电子线路设计 实验报告 多功能数字钟设计 姓名 学号 班级 一、实验目标： 1、掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2、熟悉EDA软件使用； 3、掌握Verilog HDL设计方法； 4、分模块、分层次数字系统设计 二、实验任务及要求 1、基本功能 准确计时，以数字形式（十二进制）显示时、分、秒的时间 校正时间：时、分 快校与慢校（1Hz与手动） 复位：00:00:00 仿广播电台正点报时 (四高一低) 2、扩展功能： （1）任意闹钟； （2）小时为12/24进制可切换 （3）报正点数（几点响几声） 三、实验条件： DE0 实验板结构与使用方法 quartus软件的使用 FPGA的使用 四、电路设计过程： 1、需求分析 开发背景：数字钟是采用数字电路实现对.时,分,秒.数字显示的计时装置,广泛用于个人家庭,车站, 码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,远远超过老式钟表, 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。 2、 实验原理： 用层次化设计的方法以Verilog语言编程实现以下功能： （1）、具有“时”、“分”、“秒”计时功能；时为24进制，分和秒都为60进制。 （2）、具有校时和清零功能,能够用4Hz脉冲对“小时”和“分”进行调整，并可进行秒清零；实际电路中使用快校时。 （3）、具有整点报时功能。在59分51秒、53秒、55秒、57秒发出低音512Hz信号,在59分59秒发出一次高音1024Hz信号,音响持续1秒钟,在1024Hz音响结束时刻为整点。在实际电路中使用ＬＥＤ灯实现四低使用用ＬＥＤ１，高音另一个ＬＥＤ灯显示。 （4）、具有一键设定闹铃及正常计时与闹铃时间的显示转换。闹时时间为一分钟。 3、模块设计分析 整体电路分为两块，主体电路和扩展电路分别实现基本功能和扩展的功能。 （1）、主体电路设计： （2）时分秒计数器需求分析： 分和秒计数器都是模M=60的计数器 其计数规律为00—01—…—58—59—00… 时计数器： 若采用24小时制：计数器为24进制，其计数规律为 00—01……—02—23—00…. 若采用12小时制：计数器为12进制，其计数规律为 01—02……—12—01…. 24小时制：当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。 12小时制：当数字钟运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒。 4、逻辑分析： 主体电路由两个60进制计数器、一个24进制计数器、两个二选一数据选择器、分频器，7端译码显示器共7个模块组成。分频器将系统内置的50MHz的信号分成4Hz的信号输出CP，是数字能稳定的在数码管上显示。3个计数器共用一个时钟信号CP，为同步8421BCD码输出的计数器。具体实现如下图： 1 1 EN MCoM EN SCo EN 校时控制Adj_Hour 校分控制Adj_Min （adjust_Time） （adjust_Time） 图中连个选择器分别用于选择分计数器和是计数器的使能控制信号。对时间进行校正时，先选择校时模式，在adjust_Time=1时，在控制端（Adj_Hour、Adj_Min）的作用下，使能信号接高电平，此时每来一个时钟信号，计数器加1，从而实现对小时和分钟的校正。正常计时时，使能信号来自每一位的低位计数器的输出，即秒计数器到59秒时，产生一个输出信号（Sco=1）使分计数器加1，分秒计数器同时计到最大值时，产生输出信号（Mco=1）使小时计数器加1。 实现上述功能的Verilog的程序如下：整个程序2分为两个层次4个模块，底层由3个模块组成，即六进制计数模块、十进制计数模块、和24进制计数模块、顶层有一个模块，他调用底