第4章 用VHDL程序实现常用逻辑电路.ppt

第四章 用VHDL程序实现常用逻辑电路 4.1 组合逻辑电路设计 1 基本逻辑门 基本逻辑门电路有与门、或门、非门、与非门、异或门和异或非门等，用VHDL语言来描述十分方便. 其源程序如下： library ieee; use iee.std_logic_1164.all; entity jbm is port(a,b: in bit; f1,f2,f3,f4,f5,f: out bit); end jbm; architecture a of jbm is begin f1=a and b; --构成与门 f2=a or b; --构成或门 f=not a; --构成非门 f3=a nand b; --构成与非门 f4=a nor b; --构成异或门 f5=not(a xor b); --构成异或非门即同门 end; 2 三态门 源程序如下： library ieee; use ieee.std_logic_1164.all; entity tri_s is port(enable: in std_logic; datain: in std_logic_vector(7 downto 0); dataout: out std_logic_vector(7 downto0)); end tri_s; architecture bhv of tri_s is begin process(enable,datain) begin if enable=1 then dataout=datain; else dataout=ZZZZZZZZ; end if; end process; end bhv; 8位三态控制门电路 3. 三线－八线译码器 三线－八线译码器的输出有效电平为低电平，译码器的使能控制输入端g1、g2a、g2b有效时，当3线数据输入端: cba=000时，y[7…0]即y[0]= 0）； cba=001时，y[7…0]即y[1]= 0）; cba=111时，y[7…0]即y[7]= 0）; 三八译码器端口图: 源程序如下： --实体 library ieee; use ieee.std_logic_1164.all; entity decoder3_8 is port(a,b,c,g1,g2a,g2b: in std_logic; y: out std_logic_vector(7 downto 0)); end decoder3_8; 结构体描述（下页） architecture a of decoder3_8 is signal dz:std_logic_vector(2 downto 0); begin dz=cba; process (dz,g1,g2a,g2b) begin if(g1=1and g2a=0and g2b=0)then case dz is when 000= y when 001= y when 010= y when 011= y when 100= y when 101= y when 110= y when 111= y when others=y=XXXXXXXX; end case; else y=11