EDA课程设计verilog数字电子钟.docx

课 程 设 计 课程名称 硬件描述语言与EDA技术 题目名称 硬件描述语言与EDA技术实践学生姓名 馥语甄心 2016年 6月 6日广东工业大学课程设计任务书题目名称硬件描述语言与EDA技术实践姓 名馥语甄心一、课程设计的内容与要求系统功能分析，分模块层次化设计；实现系统功能的方案设计；编写各功能模块Verilog HDL语言程序；对各功能模块进行编译、综合、仿真和验证；顶层文件设计，可用Verilog HDL语言设计，也可以用原理图设计；整个系统进行编译、综合、仿真和验证；在CPLD/FPGA实验开发系统试验箱上进行硬件验证；按所布置的题目要求，每一位学生独立完成全过程。二、课程设计应完成的工作所要求设计内容的全部工作；按设计指导书要求提交一份报告书；提交电子版的设计全部内容：工程目录文件夹中的全部内容，报告书三、课程设计进程安排序号设计各阶段内容地点起止日期1布置设计题目和要求；收集相关资料。工3－317或宿舍6.62方案分析与确定；编写Verilog源程序。工3－317或宿舍6.73编写Verilog源程序；编译、综合、仿真、定时分析、适配。工3－317或宿舍6.84下载和硬件验证；验收。工3－3176.95下载和硬件验证；验收；撰写报告工3－3176.10678四、应收集的资料及主要参考文献陈先朝，硬件描述语言与EDA技术实践指导书，2015年5月潘松等编著，EDA技术与Verilog HDL ，电子工业出版社，2013年；现代数字电子技术及Verilog设计，清华大学出版社，2014年； 王金明等编著，EDA技术与Verilog HDL设计，电子工业出版社，2013年；刘靳等编著，Verilog程序设计与EDA ，西安电子科技大学出版社，2012年；刘福奇主编，Verilog HDL 应用程序设计实例精讲，电子工业出版社，2012年；周润景等主编，基于Quartus Ⅱ的数字系统Verilog HDL设计实例详解，电子工业出版社，2010年。发出任务书日期： 2016年6月 6日 指导教师签名：计划完成日期： 2016年6月 10日 基层教学单位责任人签章：主管院长签章：摘要本次设计的题目是“简易数字钟”，基本的要求是设计一个以“秒”为基准信号的简易数字钟，显示时、分、秒，同时实现整点报时和清零。在设计中考虑到实际应用的方便性，我增加了一个校时模块。主要的设计思路是通过把系统的功能分解，用模块层次化的方法，来实现整个系统的方案设计。主要包含的模块有：（1）秒模块；（2）分模块；（3）时模块；（4）校时模块；（5）整点报时模块；（6）数码管显示模块。通过1Hz的秒脉冲来实现时分秒的基本计数，通过1kHz的脉冲来实现数码管的动态扫描，从而实现6位数码管同时显示。目录一、简易数字钟的基本组成和原理11.1总电路的基本组成11.2各模块的原理11.2.1秒模块11.2.2分模块11.2.3时模块11.2.4校时模块11.2.5整点报时模块11.2.6数码管显示模块2二、设计方案和设计步骤22.1设计方案22.2各个模块设计步骤22.2.1秒模块的设计步骤32.2.2分模块的设计步骤82.2.3时模块的设计步骤102.2.4校时模块设计的设计步骤122.2.5整点报时模块的设计步骤132.2.6数码管显示模块的设计步骤152.3总电路原理图18三、实验箱下载193.1实验箱选择及参数193.2总电路图的编译及下载203.2.1总电路图的编译203.2.2引脚分配203.2.3下载到实验箱213.2.4观看实验箱的显示结果21四、实验中遇到的问题及解决方法22五、课设心得22六、参考文献23一、简易数字钟的基本组成和原理1.1总电路的基本组成本次设计的简易数字钟，主要包含的模块有：（1）秒模块；（2）分模块；（3）时模块；（4）校时模块；（5）整点报时模块；（6）数码管显示模块。后来设计中增加了一个闹钟模块，不过功能没完全实现。1.2各模块的原理1.2.1秒模块秒模块是一个60进制的计数器，通过用一个秒脉冲源（1Hz），利用其上升沿，实现每过1秒，计数器的秒位自动加1，从而实现最简单的秒计数。当秒低位计数超过9，秒低位自动清0，秒十位进1；当秒十位计数超过5，秒十位清0，产生一个分脉冲作为分模块的脉冲源（通过对端口不断取反，实现输出一个脉冲）。1.2.2分模块分模块也是一个60进制的计数器，通过利用分脉冲（由秒模块产生）的上升沿计数，实现每过1分钟，分自动加1。同理，分个位超9清零，向十位进1；分十位超5清0，产生一个时脉冲作为时模块的脉冲源。1.2.3时模块时模块是一个24进制的计数器，通过利用时脉冲（由分模块产生）的上升沿计数，实现每过1小时，时自动加1。时个位超3清0，向十位进1；时十位超2清0。1.