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FPGA 程序设计讲稿 Xilinx 工具使用简介 1.1 DCM 时钟管理 DCM 的设置分成：输入时钟频率及其形式、输出信号选择、相位调整、时钟反馈四部 分组成； DCM 工作根据输入时钟频率分成高低频率两个模式，低频模式输入时钟为 24MHz~180MHz ，高频模式输入时钟为48MHz~360MHz ；在低频模式下所有的输出信号均 有效，在高频模式下只有CLK0，CLK180，CLKDV，CLKFX 和CLKFX180 可用；输入时 钟既可以外部输入，也可以用FPGA 内部时钟信号作为其输入源；用外部输入时钟的情况下 时钟形式既可以为单端，也可以为双端差分形式； DCM 还可以调输入时钟的相位；输出各信号的相位都随着输入时钟相位改变而发生相 应的变化；锁相环需要一个反馈输入作为参考来相应地调整，使得锁相环最终入锁； 输出信号： CLK0 与输入时钟频率相同，相位相同； CLK90 与输入时钟频率相同，相位调整了90 度； CLK180 与输入时钟频率相同，相位调整了180 度； CLK270 与输入时钟频率相同，相位调整了270 度； CLKDV 由输入时钟分频得到，其分频在分频框设置； CLK2X 由输入时钟倍频得到，频率为输入时钟为2 倍； CLK2X180 与CLK2X 相比，相位差为180 度； 1 FPGA 程序设计讲稿 CLKFX 和 CLKFX180 由 输 入 时 钟 合 成 得 到 ； 其 公 式 如 下 ： Multy _ value f clkfx Divide value *f clkin _ LOCKED 信号表征DCM 状态，当LOCKED=1 时表示DCM 已经锁定； STATUS 对于CLKFX 和CLKFX180 而言：Multy _ value和Divide _ value 的设置如下： 1.2 IP Core IP 核生成器是Xilinx FPGA 设计中的一个重要设计输入工具。它提供了大量的成熟、高 效IP 核为用户所用。 IP 核大致分为10 大功能模块：基本模块、通信与网络模块、数字信号处理模块、数学 功能模块、存储器模块、微处理器模块、控制器与外设模块、标准与协议设计模块、语音处 理模块、标准总线模块、视频与图像处理模块等。其中基本模块、数据信号处理模块、数据 功能模块、存储器模块、标准总线模块和通信与网络模块是ISE 自带的免费模块； 2 FPGA 程序设计讲稿 当打开各个模块时，都会一个相应的data sheet，内部主要说明各个参数意义以及如何 设置，可作为设计时的参考； 1.3 不同形式接口 Xilinx 系列FPGA 有各种各样的接口可供利用：这些接口将不同电平形式的信号转变成 3 FPGA 程序设计讲稿 TTL 信号，或者将TTL 信号转换成其它电平形式的信号发送给其它的外部设备。 一些常用的输入接口如下： DCI （Digital Controlled Impedence ）（1.5V 1.8V 2.5V 3.3V） IBUFGDS_LVDS （2.5V 3.3V ） IBUFGDS_LVDS_DCI IBUFGDS_LVPECL （2.5V 3.3V ） 一些常用的输出接口如下： OBUFDS_LVDS （2.5V 3.3V ） OBUFDS_LVPECL （2.5V 3.3V ） 1.4 iMPACT 的使用 iMPACT 为 ISE 集成的配置工具，具有生成 PROM 格式的下载文件、向 FPGA/CPLD/PROM 下载配置文件、验证配置数据是否正确等功能； FPG