FPGA跨时钟域亚稳态研究.PDF

科研发展》》 FPGA跨时钟域亚稳态研究 广东工业大学自动化学院 周　伟　杜玉晓　杨其宇　张育俊　曾 浩 在FPGA电路设计中，一个系统可能包含了很多跨时钟域的时钟信号，当其目标域时钟与源域时钟不同时，如何在 【摘要】 这些不同域之间传递数据成为了一个重要问题。特别是在中心模块与外围电路芯片的通信设计中，容易导致亚稳态的跨时钟域就 不可避免。针对FPGA设计中的亚稳态问题，本文给出了一系列行之有效的解决方法，很好地抑制亚稳态，提高系统可靠性。 亚稳态；建立时间；保持时间；异步FIFO；握手协议 【关键词】 1.引言 靠的操作，输入寄存器的数据信号 电平无法上升或下降到所需逻辑电 在FPGA同步时序电路设计中， 必须在时钟沿的某段时间（寄存器 平1或0。 即所有时钟寄存器的时钟共享一个时 的建立时间Tsu）之前保持稳定， 2.2 亚稳态分析 钟，可以有效地消除亚稳态。然而， 并且持续到时钟沿之后的某段时间 跨时钟异步输入信号可以在任 许多实际应用要求在同一个可编程逻 （寄存器的保持时间Th）之后才能 何时间点翻转，它与下级同步采样 辑器件内采用多个时钟，且核心模块 改变。寄存器的输入反映到输出则 信号没有必然联系。此外，在数据 与外设的通信设计也涉及跨时钟域的 需要经过一定的延时（时钟到输出 翻转前，设计者无法预知该被采样 数据传递。跨时钟的异步时序电路含 的时间Tco）。如果数据信号的变化 信号的时钟沿或翻转顺序，也就不 有的多个时钟源，它们存在频率和相 违反了Tsu和Th的要求，那么寄存器 能保证信号满足建立时间。无法保 [6] 位的差异，当它们用作寄存器的输入 的输出就会处于亚稳态 。此时，寄 证稳定的采样，给跨时钟域的FPGA 时钟时，就可能违背建立时间和保 存器的输出会在高电平1和低电平0之 设计带来难题。 持时间的要求，出现亚稳态[1-5]。亚 间盘旋一段时间，这也意味着寄存器 跨时钟域的转换的核心就是要 稳态问题是跨时钟域异步数据传输 的输出达到一个稳定的高或者低电平 保证下级时钟对上级时钟数据的采 过程面临的主要问题。 的状态所需要的时间会大于Tco。 样的Tsu和Th时间。如果触发器的 在FPGA设计中，每种触发器都 随着跨时钟域设计的愈发常见 Tsu时间或Th时间不能满足，就可能 有时序要求。“建立时间”（Setup 和复杂化，只要系统中存在跨时钟 产生亚稳态，此时触发器输出端Q time）是指在时钟沿到来之前，触发 域，亚稳态就是无法避免的，因此设 在有效时钟沿之后较长时间处于不 器输入信号必须保持稳定的时间。 计的电路首先要减少亚稳态导致错误 确定状态，在这段时间内Q端产生毛 “保持时间”（Hold time）则是指 的发生，其次要使系统对产生的错误 刺并不断振荡，最终固定在某一个 在时钟沿之后，信号必须保持稳定 不敏感。前者要靠同步来实现，而后 值，这个值不一定等于原来数据输 的时间。这些指标通常比较保守， 者根据不同的设计应用有不同的处 入端口D的数值，这短时间称为判决 以应对不同的PVT（工艺、电压、温 理办法。 时间（Resolution time），经过 度）环境下时序各有差异的情况。